【課題】入力される信号を補正して出力する半導体装置を提供する。
【解決手段】半導体層１０と、半導体層１０の一方の面に形成され、信号が入力される入力端子となる複数の第１の導電体１２と、半導体層１０の他方の面に、第１の導電体１２よりも多数かつ高密度に形成される第２の導電体１８と、第２の導電体１８と半導体層１０との界面の半導体層１０側に設けられる高濃度不純物領域２０と、他方の面上に形成される絶縁層２４と、絶縁層２４上に形成され、信号を処理して出力する出力端子となる複数の第３の導電体２６とを備えることを特徴とする半導体装置。 （もっと読む）

【課題】信頼性の高い半導体装置を効率良く製造できるようにする。
【解決手段】シリコン基板１上に強誘電体キャパシタ３７を形成する際、下部電極膜２５の上に、アモルファス又は微結晶の酸化導電膜２６を形成する。酸化導電膜２６を熱処理により結晶化した後、強誘電体膜２７の初期層２７Ａの形成時に酸化導電膜２６を還元することにより、結晶粒が小さく且つ配向が整った第２の導電膜２６Ａを形成する。強誘電体膜２７は、ＭＯＣＶＤ法により形成し、その初期層２７Ａは第２の導電膜２６Ａの結晶配向に倣って成長する。これにより、強誘電体膜２７の表面モフォロジが良好になる。 （もっと読む）

【課題】本発明は、画素部のＭＯＳトランジスタ上で異なる２層のシリサイドブロック膜の一部が重なるように形成して、白傷、暗電流を低減することを可能にする。
【解決手段】半導体基板１１に、光電変換部２１を備えた画素部１２とその周辺に形成された周辺回路部１３を有し、画素部１２のゲート電極３２の側壁にサイドウォール形成膜で形成された第１サイドウォール３３と、周辺回路部１３のゲート電極５２の側壁にサイドウォール形成膜で形成された第２サイドウォール５３と、光電変換部２１上および画素部１２のＭＯＳトランジスタ３０の一部上にサイドウォール形成膜で形成された第１シリサイドブロック膜７１と、画素部１２のＭＯＳトランジスタ３０上に、第１シリサイドブロック膜７１の一部上に重なる第２シリサイドブロック膜７２を有し、第１、第２シリサイドブロック膜７１、７２で画素部１２のＭＯＳトランジスタ３０上が被覆されている。 （もっと読む）

【課題】半導体製造装置とその制御方法、及び半導体装置の製造方法において、装置パラメータの実値の異常を早期に発見すること。
【解決手段】装置パラメータに従ってシリコンウエハ５に処理を行うチャンバ（処理手段）と、装置パラメータの実値の第１の代表値と、該第１の代表値とは異なる時点で取得した装置パラメータの実値の第２の代表値との差に基づいて、シリコンウエハ５に処理を行ったときの装置パラメータの実値に異常があったかどうかを判断する判断部６６とを有する半導体装置製造装置１による。 （もっと読む）

【課題】半導体装置の信頼性を向上させることができる製造方法を提供する。
【解決手段】半導体基板１に形成される半導体素子を覆う絶縁膜１１が、埋め込み特性が良好とされる熱ＣＶＤ法等によって形成される。その絶縁膜１１を覆うように、耐湿性に優れているとされるプラズマＣＶＤ法によって絶縁膜１４が形成される。その絶縁膜１１および絶縁膜１４を貫通するようにプラグ１３が形成される。さらに、その絶縁膜１４上に、誘電率が比較的低いＬｏｗ−ｋ膜からなる絶縁膜１６が形成され、その絶縁膜１６に、ダマシン技術によって、プラグ１３に電気的に接続される配線２０が形成される。 （もっと読む）

【課題】簡易なプロセスで抵抗層上の所定領域を選択的にサリサイド化することができ、かつ、抵抗の占有面積を小さくすることができる半導体装置の製造方法を提供する。
【解決手段】第１素子形成領域１と第２素子形成領域２とを有し、第２素子形成領域２に第１抵抗層３０を形成し、その上に第１絶縁層４０と導電層を形成し、第２素子形成領域２の導電層を高抵抗化し、導電層の一部を除去して、第１素子形成領域１にゲート電極５０を形成すると同時に、第２素子形成領域２に第２抵抗層５２を形成し、第２素子形成領域２の第２抵抗層５２の上方に第２絶縁層９０を形成し、第１素子形成領域１の半導体基板１０に不純物を注入して、ソース領域およびドレイン領域７０ａ，７０ｂを形成し、ソース領域およびドレイン領域７０ａ，７０ｂの上と、第２素子形成領域２の第１抵抗層３０および第２抵抗層５２の上と、にシリサイド層８０を形成する。 （もっと読む）

【課題】電気的な接続が良好であるとともに、半導体素子部にダメージが生じるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置１は、トランジスタを含む半導体素子部２０と、金属配線層４および６と、金属配線層４および６の間に配置された層間絶縁膜５とを備える。金属配線層６は、ボンディングパッド部６ａを含み、ボンディングパッド部６ａは、層間絶縁膜５を介して、半導体素子部２０と重なるように配置され、層間絶縁膜５は、少なくともボンディングパッド部６ａの真下の領域、および、半導体素子部の真上の領域に配置される平坦な上面を有するポリイミド膜５ｂを含む。 （もっと読む）

【課題】直接ボディ・タイ・コンタクトを備えた浅いトレンチ絶縁（ＳＴＩ）デバイスを製造するプロセスフローを提供する。
【解決手段】プロセスフローは、ボディ・タイ・コンタクト２２２が、ボディ・タイ２０４まで直接、ナイトライド層２１０およびＳＴＩ酸化物層２０６を通してエッチングされるエッチングステップの一つを除いて、標準的なＳＴＩ製造方法と同様である。このプロセスフローは、浮遊ボディ効果を緩和するように直接ボディ・タイ・コンタクト２２２を提供するが、臨界的なアライメント要求ならびにレイアウトの臨界的な寸法制御なしで、非直接ボディ・タイ・コンタクトに共通のヒステリシスおよび過渡アップセット効果をも除去する。 （もっと読む）

【課題】微小金属構造を製造すること。
【解決手段】導電率が高められたパターン形成された領域を生成し、または露出させ、次いでこの領域上に、電着を使用して導体を形成することによって、微小金属構造が製造される。いくつかの実施形態では、基板上に微小金属構造が形成され、次いで基板からこの構造を除去するために、基板がエッチングされる。いくつかの実施形態では、付着前駆体ガスを含まない集束ガリウム・イオン・ビームが、シリコン基板上をあるパターンで走査して、導電パターンを生成し、次いでこの導電パターン上に、１種または数種の金属の電気化学付着によって銅構造が形成される。エッチングによってこの構造を基板から取り出すことができ、またはその場で使用することができる。ビームを使用して、トランジスタの活性層にアクセスすることができ、導体を電着させて、トランジスタが機能している間にその動作を感知しまたは変化させるためのリードを形成することができる。 （もっと読む）

【課題】下地となるサイドウォールにダメージを与えることなく外側のサイドウォールを除去可能で、これにより狭スペース化したゲート電極間に自己整合的にソース／ドレインに達する接続孔を形成できる半導体装置の製造方法を提供する。
【解決手段】半導体基板１上にゲート構造体Ａを形成し、さらにノンドープシリコン系絶縁膜１１と、不純物ドープ窒化シリコン膜１３と順に成膜する。これらの膜１１，１３を異方性エッチングし、ゲート構造体Ａの側壁に第１サイドウォール１１ａと第２サイドウォール１３ａとを形成する。半導体基板１の表面側にソース／ドレイン拡散層１５を形成し、アルカリエッチング溶液を用いたウェットエッチングにより、第２サイドウォール１３ａを選択的に除去する。半導体基板１上に層間絶縁膜を形成し、第１サイドウォール１１ａをストッパとしたエッチングにより層間絶縁膜にソース／ドレイン拡散層１５に達する接続孔を形成する。 （もっと読む）

【課題】強誘電体メモリとその製造方法において、デバイスの信頼性を向上させること。
【解決手段】シリコン基板３０と、シリコン基板３０に形成されたトランジスタTR₁〜TR₃と、トランジスタTR₁〜TR₃を覆い、コンタクトホール４５ａが形成された層間絶縁膜４５と、コンタクトホール４５ａ内に形成され、トランジスタTR₁〜TR₃と電気的に接続されたコンタクトプラグ５０と、コンタクトプラグ５０の上に形成された強誘電体キャパシタQとを有し、コンタクトプラグ５０は、第１のグルー膜４２、第１のメタル膜４３、及び第２のメタル膜４８をこの順に形成してなる強誘電体メモリによる。 （もっと読む）

【課題】半導体装置の製造方法において、絶縁膜の誘電率を低く維持すると共に、半導体装置の信頼性を高めること。
【解決手段】シリコン基板１の上方に層間絶縁膜２９を形成する工程と、層間絶縁膜２９に配線溝２９ａを形成する工程と、層間絶縁膜２９の上面と配線溝２９ａの中とに導電膜２７を形成する工程と、導電膜２７を研磨することにより、層間絶縁膜２９の上面から導電膜２７を除去すると共に、配線溝２９ａの中に導電膜２７を残す工程と、導電膜２７の表面を還元性プラズマに曝す工程と、導電膜２７の表面にシリサイド層３４を形成する工程と、シリサイド層３４の表面に窒化層３６を形成する工程と、炭素を含むガス又は液に層間絶縁膜２９の上面を曝す工程と、層間絶縁膜２９の上面に紫外線を照射する工程と、導電膜２７の上にバリア絶縁膜４０を形成する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】
基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。 （もっと読む）

【課題】外部から画素電極同士の間隙に入射した漏れ光に対する遮光性を改善する液晶表示素子及びその製造方法を提供する。
【解決手段】駆動基板５０と透明基板６０とは液晶ＬＣを介して互いに対向配置されている。駆動基板５０には、半導体基板１の表面に互いに離間して設けられたドレインＤ１及びソースＳ１とこれらの間の領域に順次積層されたゲート絶縁膜４及びゲートＧ１とを有するスイッチング素子Ｔｒ１が形成されている。スイッチング素子Ｔｒ１を覆う絶縁膜７上にはドレインＤ１及びソースＳ１に接続された第１及び第２配線パターン部１０ａ，１０ｂを有する配線層１１が形成されている。配線層１１の上方には第２配線パターン部１０ｂに接続された画素電極１６が形成されている。また、上記絶縁膜７はスイッチング素子Ｔｒ１を覆い配線層１１とは絶縁された遮光層９を含んでいる。 （もっと読む）

【課題】ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制することにより、製品の歩留まり及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体ウェハの有効領域に製品チップを形成すると共に、前記半導体ウェハの無効領域に有効領域の外周を囲むようにダミーチップを形成している。また、ダミーチップ及び製品チップそれぞれは、ゲート絶縁膜、ゲート電極、層間絶縁膜及びコンタクトホールを有している。その為、層間絶縁膜の膜厚は半導体ウェハの中央部に比べて外周部が薄くなっている場合において、ドライエッチング時のゲート絶縁膜へのプラズマチャージを抑制する。 （もっと読む）

【課題】半導体装置の特性劣化を抑制し、半導体装置のサイズを縮小する技術の提供。
【解決手段】半導体装置は、半導体領域１Ａ内に設けられる第１及び第２の拡散層２Ａ，２Ｂと、拡散層２Ａ，２Ｂ間に設けられる第３の拡散層２Ｃと、第１の拡散層２Ａの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜３Ａ上に設けられる第１のゲート電極４Ａと、第２の拡散層２Ｂの周囲を取り囲んで、半導体領域１Ａ表面のゲート絶縁膜上に設けられる第２のゲート電極４Ｂと、ゲート電極４Ａ，４Ｂの側面上に設けられる第１及び第２の側壁絶縁膜１２Ａ，１２Ｂとを具備し、第１及び第２のゲート電極４Ａ，４Ｂは、側壁絶縁膜１２Ａ，１２Ｂが直接接触する部分を有し、第３の拡散層２Ｃの周囲は、ゲート電極４Ａ，４Ｂによって取り囲まれている。 （もっと読む）

【課題】層間絶縁膜に形成した空隙部を導電材料で充填して配線・接続部を形成する際に問題となる、下層の導電領域と配線・接続部との接続状態に起因する不都合を生ぜしめることなく、微細な配線及び接続部が所望の状態に正確且つ容易に実現されてなる信頼性の高い電子デバイスを実現する。
【解決手段】ダミー構造物１６を形成し、ダミー構造物１６の側面のみに側壁膜１７を形成する。このダミー構造物１６を覆うように層間絶縁膜１８を形成する。そして、側壁膜１７が残るようにダミー構造物１６のみを除去し、下層配線１４の表面の一部を露出させ、層間絶縁膜１８に形成された開口１８ａをＣｕで埋め込み、Ｃｕの表層を層間絶縁膜１８の表面に合わせて平坦化する。以上により、下層配線１４と直接的に接続されるＣｕ接続部２２を形成する。 （もっと読む）

【課題】同じ導電型を有するトランジスタであっても、用途に応じて特性を好ましいものにする。
【解決手段】半導体装置１００は、半導体基板１０２上に形成された同じ導電型を有する第１のトランジスタ２１０および第２のトランジスタ２１２を含む。第１のトランジスタ２１０は、ゲート絶縁膜としてＨｆ含有ゲート絶縁膜１０６を含み、第２のトランジスタ２１２は、ゲート絶縁膜としてシリコン酸化膜１２４を含むとともにＨｆ含有膜を含まない。 （もっと読む）

【課題】非対称トランジスタの接合リークを抑制する。
【解決手段】半導体装置１００は、シリコン基板１０１の上部に設けられたゲート電極１１５と、ゲート電極１１５の異なる側方においてシリコン基板１０１に設けられた第一不純物拡散領域１０３および第二不純物拡散領域１０５とを有するＭＯＳＦＥＴ１１０を含む。ＭＯＳＦＥＴ１１０は、第一不純物拡散領域１０３の上部にエクステンション領域１０７を有するとともに第二不純物拡散領域１０５の上部にエクステンション領域１０７を有さず、第一不純物拡散領域１０３上に第一シリサイド層１０９を有するとともに、ゲート電極１１５側端部の近傍において第二不純物拡散領域１０５上にシリサイド層を有しない。 （もっと読む）

【課題】陽極酸化処理に用いる薬液により、半導体基板と保護膜との剥離を抑制する多孔質構造体の製造方法を提供する。
【解決手段】拡散層１２が形成された半導体基板１０に酸化膜１４を形成する工程と、酸化膜１４の所定の位置に複数の接続孔を設け、該接続孔に配線２２を形成した後、配線２２で挟まれた領域に拡散層１２の表面が露出するような開口部２４を設ける工程と、開口部２４の外周縁部に溝２６を形成し、溝２６を埋め込むように半導体基板１０の拡散層１２が形成された面の全面に保護層２８を堆積する工程と、開口部２４の外周縁部に保護層２８が残存するように開口部２４の保護層２８を除去し、拡散層１２を露出する工程と、開口部２４に残存した保護層２８を保護膜３２として、露出した拡散層１２を陽極酸化処理する工程と、を有する。 （もっと読む）