本発明の方法は、動作レシピに従って半導体デバイスの構造を形成するプロセスを少なくとも１つ実行するステップを有する。この構造の電気的性能特性が測定される。測定で求めた電気的性能特性とその電気的性能特性の目標値とが比較される。この比較に基づいて、操作レシピの少なくとも１つのパラメータが決定される。システム（１０，１００）は、プロセス装置（３０〜８０，２００，２１０，２２０，２３０）、計測装置（３０〜８０，２５０）およびコントローラ（１４０）を備える。プロセス装置（３０〜８０，２００，２１０，２２０，２３０）は、操作レシピに従って半導体デバイスの構造を形成するプロセスを少なくとも１つ実行するように構成されている。計測装置（３０〜８０，２５０）は、構造の電気的性能特性を測定するように構成されている。コントローラ（１４０）は、測定で求めた電気的性能特性とその電気的性能特性の目標値とを比較して、この比較に基づいて操作レシピの少なくとも１つのパラメータを決定するように構成されている。
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【課題】 工数や手間の増大を招くことなく、半導体基板の汚染を防止できる貫通電極の形成方法を提供すること。
【解決手段】 シリコン基板１に非貫通孔を形成し、この非貫通孔の底面からシリコン基板１に不純物を添加して、不純物添加部２を形成する。非貫通孔の側面および底面に表面側絶縁膜３を形成し、表面側絶縁膜３の内側に埋め込み電極４を形成する。シリコン基板１の裏面部分を除去して、不純物添加部２を裏面に露出させる。シリコンに対してエッチングレートが高いエッチングによって、不純物添加部２を、埋め込み電極４に対してセルフアライメントした状態で除去できる。 （もっと読む）

【課題】 シリコンゲルマニウム犠牲層を使用して半導体素子の微細パターンを形成する方法、及びそれを用いた自己整列コンタクトを形成する方法を提供する。
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム（Ｓｉ_１−ＸＧｅ_Ｘ）犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第１層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。 （もっと読む）

【課題】 寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーＭＩＳＦＥＴを製造できる技術を提供する。
【解決手段】 基板上に多結晶シリコン膜を堆積し、その多結晶シリコン膜で溝部７、８を埋め込んだ後、その多結晶シリコン膜をパターニングすることにより、活性セル領域においては溝部７内にてゲート電極１１を形成し、ゲート配線領域においては溝部８内を埋め込み、一部が溝部８内から連続して溝部８の外部に延在し、ゲート電極１１と電気的に接続するゲート引き出し電極１２を形成し、溝部８外のゲート引き出し電極１２には、ゲート引き出し電極１２の端部から延在するスリット１４を形成する。その後、基板上に酸化シリコン膜１９およびＢＰＳＧ膜２０を堆積する。 （もっと読む）

【課題】 誘電体膜の段差被覆性がよく、かつ誘電体物質の廃棄量を少なくする。
【解決手段】 下地膜８上に、パターニングされた下部電極１１を形成する工程と、インクジェット方式の塗布機構を用いて、下部電極１１上に誘電体物質を塗布する工程と、塗布された誘電体物質を加熱することにより、下部電極１１上に誘電体膜１２を形成する工程と、誘電体膜１２上に上部電極を形成する工程とを具備する。上部電極を形成する工程は、下地膜８上及び誘電体膜１２上に層間絶縁膜を形成する工程と、層間絶縁膜に、誘電体膜上に位置する開口部を形成する工程と、開口部の中及び層間絶縁膜上に導電体を堆積する工程と、層間絶縁膜上から導電体を除去することにより上部電極を形成する工程とを具備する。 （もっと読む）

【課題】半導体装置におけるセルフアラインドコンタクトを形成する製造方法であって、基板のコアエリアとターミネーションエリアの一部分まで拡張してトレンチをエッチングで形成する方法を提供する。
【解決手段】第一の酸化物はトレンチの壁部に隣接した前記基板上に生成される。ポリシリコン層は前記コアエリアと前記ターミネーションエリアに蒸着される。このポリシリコン層は、前記コアエリアの前記トレンチの一部分にゲート領域を形成するように選択的にエッチングされる。このポリシリコン層のエッチングは、また、前記ゲートインターコネクト領域の第一部分を前記ターミネーションエリアの前記トレンチ部分に形成し、ゲートインターコネクト領域の第二部分を前記ターミネーションエリアにおける前記トレンチの外側に形成する。 （もっと読む）

【課題】 従来の多層配線構造においては、配線格子及び垂直接続孔の制限があるため、上層配線１の接続点と、下層配線２の接続点とを結ぶ接続配線は最短経路ではなかった。
そこで、本発明は、半導体装置の多層配線のうち、異なる配線層に属する所定の２点間を、短縮した距離で接続する接続配線を含む多層配線構造、及び、該多層配線構造中の該接続配線の形成方法を提供する。
【解決手段】
上記課題を解決するため、多層配線構造であって、第１の配線と、前記第１の配線が属する配線層とは異なる配線層に属する第２の配線と、前記第１の配線と前記第２の配線を接続する第３の配線を備え、前記第３の配線は、異なる配線層に属し、かつ、平面的に異なる位置にある２点を結ぶ立体対角線にそった配線を含むことを特徴とする多層配線構造を提供する。また、前記第３配線を形成する工程が、前記立体対角線に沿った貫通孔を形成する工程と、前記貫通孔に導電材料を充填する工程とを含むことを特徴とする多層配線構造を製造する方法を提供する。 （もっと読む）

【課題】 半導体装置の配線構造体およびその形成方法を提供する。
【解決手段】 この半導体装置は半導体基板100上に配置された層間絶縁膜、前記層間絶縁膜を貫通する第１コンタクト構造体181および第２コンタクト構造体182、前記層間絶縁膜上に配置されて前記第１コンタクト構造体と前記第２コンタクト構造体に連結される金属配線220を具備する。この際、前記第１コンタクト構造体は順次に積層された第１プラグおよび第２プラグ200を含み、前記第２コンタクト構造体は前記第２プラグを含む。 （もっと読む）

【課題】 第１層配線と、拡散層あるいはゲート電極との層間容量を抑えつつ、拡散層あるいはゲート電極に確実に接続するコンタクトプラグを形成する。
【解決手段】 基板上方に形成されたゲート電極と、ゲート電極の両側に形成された拡散層とを有する半導体装置において、一端において、ゲート電極の上面に接し、かつ、他端が、ゲート電極上面よりも、基板に近い位置に伸びる導電体膜を形成する。そして、基板上に、ゲート電極と、導電体膜とを埋め込む層間絶縁膜を形成し、この層間絶縁膜を貫通し、導電体膜の、ゲート電極上面よりも基板に近い位置において、導電体膜に接続する第プラグを形成する。 （もっと読む）

【課題】 本発明の目的は、低抵抗であって且つ絶縁膜及び配線との間で高い密着性を有するバリアメタル膜を有する半導体装置を提供する。
【解決手段】 半導体装置は、基板（１）上に形成された絶縁膜（６，８）と、絶縁膜（６，８）中に形成された埋め込み配線（１４）と、絶縁膜（６，８）と埋め込み配線（１４）との間に形成されたバリアメタル膜（Ａ１）とを有する。バリアメタル膜（Ａ１）は、絶縁膜（６，８）が存在している側から埋め込み配線（１４）が存在している側へ向かって順に積層されている金属酸化物膜（１１）、遷移層（１２ａ）及び金属膜（１３）よりなり、遷移層（１２ａ）は、金属酸化物膜（１１）の組成と金属膜（１３）の組成とのほぼ中間的な組成を有する単一の原子層よりなる。 （もっと読む）

【課題】 多孔質絶縁膜を含む層間絶縁膜の誘電率を実効的に低減させ、微細で高信頼性のダマシン配線を有する半導体装置の実用化を容易にする。
【解決手段】 下層配線１上に多孔質の第１低誘電率膜２ｂを含む第１層間絶縁膜２が形成され、第１層間絶縁膜２に設けられたビアホール３内にその側壁に設けられた第１側壁保護膜４を介して第１バリア層５およびビアプラグ６が形成される。同様に、多孔質の第２低誘電率膜７ｂを含む第２層間絶縁膜７のトレンチ８内にその側壁に設けられた第２側壁保護膜９を介して第２バリア層１０および上層配線１１が形成される。ここで、第１側壁保護膜４および第２側壁保護膜９は多孔質の低誘電率膜で成り、その空孔の含有率は３０％以下であり、空孔の寸法は２ｎｍ以下である。 （もっと読む）

【課題】簡便な方法によりシリコン層のディッシングを抑制でき、安定した平坦性を得ることが可能な半導体装置の製造方法を提供すること。
【解決手段】本発明の半導体装置の製造方法は、（１）凸部を有するシリコン層を覆う絶縁層のうちシリコン層の凸部の上方部分を除去することにより、シリコン層を露出させる工程と、
（２）前記絶縁層の残部でシリコン層を保護しながら、シリコン研磨用スラリーで露出したシリコン層を化学機械研磨する工程とを含む。 （もっと読む）

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。 （もっと読む）

【課題】静電破壊耐性を向上し得る半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極とドレイン領域とソース領域とを有する半導体装置であって、ドレイン領域は、ゲート電極の第１の側に形成された第１導電型の第１の不純物拡散領域１８ａと；第１の不純物拡散領域より深く形成された第１導電型の第２の不純物拡散領域２０ａと；第１の不純物拡散領域より浅く形成され、不純物拡散層より不純物濃度が高い第１導電型の第３の不純物拡散領域２８ａ、２８ｂと；第３の不純物拡散領域上に形成され、ドレインコンタクト部２２Ｄに接続されるシリサイド膜３２ａ、３２ｂとを有し、ドレインコンタクト部とサイドウォール絶縁膜との間にシリサイド膜が形成されていない領域が存在しており、ドレインコンタクト部の下方の半導体基板内に第２の不純物拡散領域が形成されていない。 （もっと読む）

【課題】 銅を主構成材料とする配線構造において、ストレスマイグレーションによるボイドの発生を抑制し、信頼性の高い半導体装置を提供する
【解決手段】 半導体基板上の絶縁膜上に形成される多層配線構造において、主構成材料が銅からなる第１の配線の上面に接するように、下から順にバリア性が高く、かつ圧縮応力を有する第１の絶縁膜、引張応力を有する第２の絶縁膜、前記第１の絶縁膜と前記第2の絶縁膜よりも誘電率の低い第３の絶縁膜が少なくとも積層されており、前記第１の絶縁膜、前記第２の絶縁膜、および前記第３の絶縁膜を貫通し前記第１の配線に接するようにビアホールが設けられている配線構造とする。 （もっと読む）

【課題】
疎密のパターンを備える半導体デバイス１００のリソグラフィー技術を改善する方法を提供する。
【解決手段】
スキャッタリング・バー１０８aおよび１０８bを孤立した導線１０６bの両側に配置することによりリソグラフィーの結果を改善する半導体デバイス１００の製造方法である。このスキャッタリング・バー１０８aおよび１０８bは、半導体デバイスパターニング時における孤立した導線１０６bの焦点深度を向上させるに十分な幅を有し、かつ、該導線１０６bの焦点深度を向上させるに十分な距離だけ該孤立した導線１０６bから離間させて配置される。半導体デバイス１００の製造が終了した後にも、このスキャッタリング・バー１０８aおよび１０８bは残したままとする。
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【課題】 ダマシン配線構造体を有する半導体装置において、シールリングと配線あるいは電極パッドとの短絡発生を無くする。
【解決手段】 半導体装置の層間絶縁膜の溝側壁に形成され導電性のバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜から成るたとえば１０μｍ幅の上層シールリング配線５が設けられ、上層シールリング配線５内に混在して複数の島状の絶縁体６が形成されている。この島状の絶縁体６は、上記ダマシン配線が形成される層間絶縁膜により形成される。そして、素子形成領域に第１上層溝配線７、第２上層溝配線８等が配設され、上層バリア層４がその周囲に設けてある。ここで、上層シールリング配線５および両上層配線は共に（デュアル）ダマシン配線構造になる。 （もっと読む）

【課題】Ｌｏｗ−ｋ膜を層間絶縁膜として用いた半導体装置であっても、ダイシング時に発生するクラックがシールリング部へ伝播するのを抑制し、半導体装置の信頼性を向上する技術を提供する。
【解決手段】ダイシング領域側の各層にダミービア１２５，１３５，１４５，１５５，１６５を形成する。ダミービア１２５，１３５，１４５，１５５，１６５は上面からみて、縦横に等間隔に形成する。ダイシング時にクラックが発生しても、ダミービア１２５，１３５，１４５，１５５，１６５によって、クラックがシールリング部１９０にまで伝播するのを抑制することができる。その結果、回路形成領域の吸湿耐性を向上させ、信頼性の劣化を防止することができる。 （もっと読む）

【課題】表面上に引っ張り応力を有する層間絶縁膜等の絶縁膜が形成された半導体基板において、反りを抑制しうる半導体基板及びその製造方法を提供する。
【解決手段】シリコンウェーハ１０と、シリコンウェーハ１０の表面上に形成された層間絶縁膜に埋め込まれた多層配線１２と、シリコンウェーハ１０の裏面に形成され、引っ張り応力を有する絶縁膜であるシリコン窒化膜１６ｂとを有している。シリコン窒化膜１６ｂにより、多層配線１２が埋め込まれた層間絶縁膜によりシリコンウェーハ１０に与えられる応力が緩和され、シリコンウェーハ１０の反りが抑制される。したがって、半導体基板の搬送系における吸着不良の発生を防止することができる。 （もっと読む）

【課題】 バイポーラトランジスタにおける高利得化および低雑音化を同時に実現できる技術を提供する。
【解決手段】 ベースパッド３１およびコレクタパッド３２の下部にエミッタ（基準（接地）電位）と電気的に接続された配線２４が設けられた基板シールド構造とすることにより、ベースパッド３１およびコレクタパッド３２と配線２４との間では容量が設けられた構造として電力消費をなくし、基板１からの熱雑音は、配線２４を介して基準（接地）電位へと逃がし、ベースパッド３１およびコレクタパッド３２へは届かないようにする。 （もっと読む）