半導体装置及びその製造方法
【課題】 多孔質絶縁膜を含む層間絶縁膜の誘電率を実効的に低減させ、微細で高信頼性のダマシン配線を有する半導体装置の実用化を容易にする。
【解決手段】 下層配線１上に多孔質の第１低誘電率膜２ｂを含む第１層間絶縁膜２が形成され、第１層間絶縁膜２に設けられたビアホール３内にその側壁に設けられた第１側壁保護膜４を介して第１バリア層５およびビアプラグ６が形成される。同様に、多孔質の第２低誘電率膜７ｂを含む第２層間絶縁膜７のトレンチ８内にその側壁に設けられた第２側壁保護膜９を介して第２バリア層１０および上層配線１１が形成される。ここで、第１側壁保護膜４および第２側壁保護膜９は多孔質の低誘電率膜で成り、その空孔の含有率は３０％以下であり、空孔の寸法は２ｎｍ以下である。
【解決手段】 下層配線１上に多孔質の第１低誘電率膜２ｂを含む第１層間絶縁膜２が形成され、第１層間絶縁膜２に設けられたビアホール３内にその側壁に設けられた第１側壁保護膜４を介して第１バリア層５およびビアプラグ６が形成される。同様に、多孔質の第２低誘電率膜７ｂを含む第２層間絶縁膜７のトレンチ８内にその側壁に設けられた第２側壁保護膜９を介して第２バリア層１０および上層配線１１が形成される。ここで、第１側壁保護膜４および第２側壁保護膜９は多孔質の低誘電率膜で成り、その空孔の含有率は３０％以下であり、空孔の寸法は２ｎｍ以下である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、詳しくは、多孔質の低誘電率膜を層間絶縁膜に用いた多層配線構造を有する半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は６５ｎｍから４５ｎｍに向けて技術開発が精力的に進められている。また、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工で溝が形成された層間絶縁膜上に銅（Ｃｕ）膜等の配線材料膜を堆積し、溝内に埋め込まれた部分以外にある上記配線材料膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている。
【０００３】
上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が最も有効な手段になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率３．９以下の絶縁膜のことをいう。
【０００４】
しかし、多孔質化した低誘電率膜が半導体装置のダマシン配線の製造プロセスに具体的に適用される場合には、以下のような問題の生じることが懸念され、それに対する解決手法が提案されている。その第１の問題は、低誘電率膜中の空孔の含有比率が高くなりその比誘電率が小さくなると共に層間絶縁膜の機械的強度が不可避的に低減することから生じるものであり、この層間絶縁膜の機械的強度の低下により熱応力起因のクラックが生じ易くなり、結果としてダマシン配線間のショート不良が生じ易くなることである。そこで、層間絶縁膜に形成する接続孔（ビアホール）あるいは配線溝（トレンチ）の側壁に側壁保護膜として高ヤング率絶縁膜を設けることが提案されている（例えば、特許文献１参照）。そして、その第２の問題は、上記ビアホールおよびトレンチの側壁に多数の空孔（ポア）が製造プロセス中に露出し、このポアを通って層間絶縁膜内に水分、配線材料膜のＣｕあるいはそのバリアメタルであるたとえば窒化タンタル（ＴａＮ）等が侵入し、層間絶縁膜の信頼性の低下および比誘電率の上昇、配線間のリーク電流の増加、ビア部での接続不良等が引き起こされることである。そこで、上記ビアホールあるいはトレンチの側壁に側壁保護膜として緻密な膜質の無機絶縁膜（ポアシール）を設けることが提案されている（例えば、特許文献２参照）。
【０００５】
以下、低誘電率膜を含む層間絶縁膜のビアホールあるいはトレンチ側壁に側壁保護膜を形成してダマシン配線を製造する技術について図９，１０を参照して説明する。図９，１０は特許文献２に開示されているポアシールを使用してデュアルダマシン配線を形成する場合の工程別素子断面図である。
【０００６】
図９（ａ）に示すように、Ｃｕ膜で成る下層配線１０１上に、プラズマシリコン窒化膜であるＰ−ＳｉＮ膜１０２、第１低誘電率膜１０３、プラズマシリコン酸化膜である第１のＰ−ＳｉＯ２膜１０４、第２低誘電率膜１０５および第２のＰ−ＳｉＯ２膜１０６を積層して形成した後、周知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２のＰ−ＳｉＯ２膜１０６と第２低誘電率膜１０５にビア用開口１０７を形成し第１のＰ−ＳｉＯ２膜１０４を露出させる。
【０００７】
次に、図９（ｂ）に示すように、トレンチパターンを有するレジストマスク１０８を形成する。そして、これをエッチングマスクにした反応性イオンエッチング（ＲＩＥ）で、はじめにハイドロフルオロカーボン系ガスを用いて第２のＰ−ＳｉＯ２膜１０６と第１のＰ−ＳｉＯ２膜１０４の上記露出部とをエッチング除去する。
【０００８】
次に、図９（ｃ）に示すように、第２のＰ−ＳｉＯ２膜１０６をエッチングマスクにし第１のＰ−ＳｉＯ２膜１０４をエッチングストッパーとし、たとえばフルオロカーボン系のエッチングガスを用いたＲＩＥにより、露出した第２低誘電率膜１０５をエッチングすると共に、第１低誘電率膜１０３にビアホールを形成する。このＲＩＥにおいては、レジストマスク１０８は前もって除去されエッチングマスクにはならない。引続いて、第１のＰ−ＳｉＯ２膜１０４および第２のＰ−ＳｉＯ２膜１０６をエッチングマスクにして上記ビアホールで露出したＰ−ＳｉＮ膜１０２をエッチング除去し上記ビアホールを下層配線１０１表面まで貫通させ、デュアルダマシン構造のビアホールおよびトレンチを形成する。
【０００９】
次に、図９（ｄ）に示すように、膜厚が５０ｎｍ程度の第３のＰ−ＳｉＯ２ 膜（無機絶縁膜）１０９を化学気相成長（ＣＶＤ）で全面に被覆させる。その後エッチバックを施して下層配線１０１表面の第３のＰ−ＳｉＯ２膜１０９を除去する。この工程で、図１０（ａ）に示すように、第３のＰ−ＳｉＯ２膜１０９はサイドウォール絶縁膜として残り、側壁保護膜１１０として第１低誘電率膜１０３および第２低誘電率膜１０５の側壁を被覆する。ここで、側壁保護膜１１０は第１のＰ−ＳｉＯ２膜１０４および第２のＰ−ＳｉＯ２膜１０６の側壁も被覆する。
【００１０】
次に、下層配線１０１表面の酸化層を還元除去し、図１０（ｂ）に示すように、バリアメタル膜１１１をスパッタ法で成膜しその上からＣｕ膜１１２をメッキ法等で堆積させる。そして、ＣＭＰ法で第２のＰ−ＳｉＯ２膜１０６表面の不要の上記バリアメタル膜１１１およびＣｕ膜１１２を研磨除去し、図１０（ｃ）に示すように、下層配線１０１に電気接続するデュアルダマシン配線構造の上層配線１１３を形成する。このようにして、第１低誘電率膜１０３および第２低誘電率膜１０５に設けたデュアルダマシン構造のビアホールおよびトレンチの側壁に側壁保護膜１１０を有するダマシン配線が完成する。
【特許文献１】特開２００３−１９７７４２号公報
【特許文献２】特開２０００−２９４６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように半導体装置の素子は、その設計基準が６５ｎｍから４５ｎｍへとその微細化が進んでいる。そして、ダマシン配線に用いる低誘電率膜の比誘電率は２．０程度あるいはそれ以下の値が強く求められてきている。このように比誘電率が２以下になってくると、通常の低誘電率膜においては多孔質化は更に進んで膜中の空孔の含有比率が５０％程度になってくる。ここで、後で詳述するが、空孔の含有比率は、多孔質膜の密度をＭｐとし多孔質膜のバルク（空孔を有しない材料膜）の密度をＭｂとして、（Ｍｂ−Ｍｐ）／Ｍｂなる比率のことである。
【００１２】
しかしながら、上述した従来の側壁保護膜あるいはポアシールは、比誘電率が約４近くのＳｉＯ２膜のような絶縁膜あるいはそれ以上の金属酸化物層で構成されており、比誘電率が２．０程度あるいはそれ以下となる低誘電率膜に比べて極めて高くなる。このために、上述した従来の側壁保護膜あるいはポアシールは、それをダマシン配線にそのまま適用しても、層間絶縁膜全体の誘電率が上昇しダマシン配線間の寄生容量が増加して、半導体装置の高性能化を阻害するようになるという問題があった。
【００１３】
また、上記図９，１０を参照して説明した従来例の場合では、下層配線１０１上のエッチングストッパー層（あるいは絶縁性バリア層）であるＰ−ＳｉＮ膜１０２をＲＩＥでエッチング除去してから、ポアシールになる第３のＰ−ＳｉＯ２膜１０９を形成する。しかし、下層配線１０１上のエッチングストッパー層のエッチング除去において、第１低誘電率膜１０３あるいは第２低誘電率膜１０５のデュアルダマシン構造のビアホールおよびトレンチの側壁形状が大きく劣化するようになる。たとえば、この側壁形状は樽（ボーイング）形状になってしまう。そして、このデュアルダマシン構造のビアホールおよびトレンチにＣｕ膜あるいはそのバリアメタルであるＴａＮ膜の埋め込みが困難になるという問題が生じる。これは、ビアホールあるいはトレンチの寸法が小さくなる程に顕著になってくる。
【００１４】
本発明は、上述の事情に鑑みてなされたもので、ダマシン配線構造体に用いられる多孔質構造の低誘電率膜から成る層間絶縁膜の誘電率を実効的に低減する側壁保護膜を提供すると共に、上述したダマシン配線あるいはデュアルダマシン配線に用いるビアホールあるいはトレンチの側壁形状を高精度に制御し、配線材料あるいはバリアメタルの埋め込み形成を容易にして、微細化した高い信頼性を有するダマシン配線構造体の実用化を可能にすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明者は、多孔質化した低誘電率膜を層間絶縁膜に用いるダマシン配線構造体を形成する場合に、下層配線上のエッチングストッパー層（あるいは絶縁性バリア層）をエッチング除去する工程において生じるところの、ダマシン配線のビアホールあるいはトレンチの側壁形状の変化は、多孔質膜の空孔の含有比率と空孔の寸法に大きく関係していることを見出した。本発明は、この新知見に基づいてなされている。
【００１６】
すなわち、上記課題を解決するために、半導体装置にかかる発明は、素子が形成された半導体基板と前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、を有する構成となっている。
【００１７】
上記発明において、前記多孔質保護絶縁膜の空孔を含有しないバルク密度をＭ０とし前記多孔質保護絶縁膜の密度をＭ１としたときの（Ｍ０−Ｍ１）／Ｍ０なる比率、すなわち多孔質保護絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えない構成になっている。
【００１８】
上記発明において、前記多孔質絶縁膜の空孔の含有比率は４０％〜５０％の範囲にある。そして、好ましくは、前記多孔質保護絶縁膜の膜厚が前記多孔質保護絶縁膜中の空孔の最大寸法に１ｎｍを加えた値以上であり５ｎｍ以下になっている。
【００１９】
上記発明において、前記層間絶縁膜および前記配線層の構造がダマシン構造であり、前記ビアプラグあるいは配線層の導電体材料がＣｕを含んでいる。
【００２０】
そして、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、前記レジストマスクを除去する工程と、前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、を有する構成となっている。
【００２１】
あるいは、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に無機材料膜を形成する工程と、前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、前記レジストマスクを除去する工程と、前記無機材料マスクをエッチングマスクにして第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、前記無機材料マスクあるいは前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、を有する構成になっている。
【００２２】
上記発明において、前記第２の絶縁膜の空孔の含有比率が４０％〜５０％の範囲にある。また、前記第４の絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えない構成になっている。
【発明の効果】
【００２３】
本発明の構成によれば、多孔質の低誘電率膜が配線間の層間絶縁膜として実用レベルで適用できるようになり、高い信頼性を有し高速動作が可能な半導体装置が具現化される。
【発明を実施するための最良の形態】
【００２４】
以下に、図面を参照して本発明の実施形態の幾つかについて詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかるダマシン配線構造体の断面図であり、図２〜４は、上記ダマシン配線構造体の製造工程別素子断面図である。
【００２５】
図１に示すように、ダマシン配線構造の下層配線１が形成されている。そして、下層配線１と上層配線とを接続するためのビアプラグの形成領域において、絶縁性バリア層である第１エッチングストッパー層２ａ、第１低誘電率膜２ｂ、第１キャップ層２ｃの積層膜で成る第１層間絶縁膜２を貫通するビアホール３が設けられ、このビアホール３の第１低誘電率膜２ｂ、第１キャップ層２ｃ側壁に第１側壁保護膜４が形成されている。そして、第１バリア層５が、第１側壁保護膜４を介してビアホール３内の側壁上に設けられ、下層配線１に電気接続して形成されている。そして、ビアプラグ６がビアホール３内に埋め込まれるように設けられている。
【００２６】
ここで、第１側壁保護膜４は、たとえばＣＶＤ法で成膜した炭素含有シリコン酸化膜（ＳｉＯＣ膜）から成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、第１側壁保護膜４の膜厚は、空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下が好ましい。ここで、空孔の含有比率とは、上述したように、（多孔質でない緻密なＳｉＯＣ膜バルクの密度）−（多孔質のＳｉＯＣ膜の密度）の（多孔質でない緻密なＳｉＯＣ膜バルクの密度）に対する比率である。そして、空孔径の寸法は、透過電子顕微鏡（ＴＥＭ）トモグラフ法又はエックス線（Ｘ−ｒａｙ）散漫散乱法によるマイクロアナリシスで求めた値であり、空孔の直径寸法である。
【００２７】
そして、第１低誘電率膜２ｂは、たとえば比誘電率が２．２程度の多孔質のメチルシルセスキオキサン(ｐ−ＭＳＱ：Porous Methyl Silsesquioxane)膜であり、第１エッチングストッパー層２ａは、たとえば炭化珪素（ＳｉＣ）膜、窒素含有炭化珪素（ＳｉＣＮ）膜あるいはＳｉＮ膜であり、第１キャップ層２ｃは、たとえばＳｉＯＣ膜、ＳｉＯ２膜、ＳｉＣＮ膜あるいはＳｉＮ膜で構成される。なお、上記の積層した第１層間絶縁膜２の実効的な比誘電率は２．５〜３．０程度となっている。
【００２８】
上層配線の形成領域では、絶縁性バリア層である第２エッチングストッパー層７ａ、第２低誘電率膜７ｂ、第２キャップ層７ｃが積層して形成され、この積層した第２層間絶縁膜７の所定の領域に設けられたトレンチ８の内壁に第２側壁保護膜９が設けられている。そして、上記トレンチ８内に第２バリア層１０を介して上層配線１１が埋め込まれ、上記ビアプラグ６に接続して形成されている。ここで、第２エッチングストッパー層７ａ、第２低誘電率膜７ｂ、第２キャップ層７ｃは、それぞれ、第１エッチングストッパー層２ａ、第１低誘電率膜２ｂおよび第１キャップ層２ｃと同様な絶縁膜で構成される。
【００２９】
ここで、第２側壁保護膜９は、第１側壁保護膜４と同じような多孔質膜で成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、その膜厚は空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下が好ましい。なお、第２低誘電率膜７ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜で形成されており、第２層間絶縁膜７の実効の比誘電率は２〜２．５程度である。このようにして、ダマシン配線構造体の２層配線が形成される。
【００３０】
次に、本発明にかかる上記ダマシン配線構造体の製造方法について、図２〜４を参照して説明する。ここで、図１と同じものは同一符号で示している。
【００３１】
シリコン基板上にＣＶＤ法でシリコン酸化膜を堆積させ、下地絶縁膜（不図示）を形成する。そして、周知のダマシン配線の形成方法によりＣｕ膜で成る下層配線１を形成する。続いて、第１エッチングストッパー層２ａとして膜厚が２５ｎｍ程度であり、比誘電率が３．５程度のＳｉＣ膜を成膜し、スピンオン塗布法を用いたｐ−ＭＳＱ膜の成膜により比誘電率が２．２程度、膜厚が１５０ｎｍ程度になる第１低誘電率膜２ｂを形成する。ここで、第１低誘電率膜２ｂの空孔の含有比率は３０〜４０％程度である。そして、上記第１低誘電率膜２ｂ表面に、ＣＶＤ法で成膜した膜厚、比誘電率がそれぞれ１００ｎｍ程度、２〜３程度のＳｉＯＣ膜から成る第１キャップ層２ｃを形成する。そして、ビアホールの開口パターンを有するレジストマスク１２をエッチングマスクにして、上記第１キャップ層２ｃ、第１低誘電率膜２ｂを順次にＲＩＥでドライエッチングし口径が８０ｎｍ程度のビアホール３を形成する。ここで、第１エッチングストッパー層２ａはエッチングしないままにする（図２（ａ））。
【００３２】
次に、上記レジストマスクをＨ２ガス、Ｈｅガス等のプラズマで除去した後、ＣＶＤ法により第１保護絶縁膜１３を全面に堆積させる。ここで、第１保護絶縁膜１３は多孔質のＳｉＯＣ膜であり、たとえば膜の空孔の含有比率が１５％で空孔の径は１ｎｍである。第１保護絶縁膜１３の成膜で、ビアホール３の側壁には膜厚が２ｎｍ程度のＳｉＯＣ膜が形成される。そして、第１エッチングストッパー層２ａ表面にはそれ以下の膜厚が、第１キャップ層２ｃ表面にはそれ以上の膜厚のＳｉＯＣ膜が形成される（図２（ｂ））。
【００３３】
次に、高い異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、第１エッチングストッパー層２ａをエッチングするガスであり、フッ素化合物ガスに窒素（Ｎ２）ガスを含むものであり、第１キャップ層２ｃ上の第１保護絶縁膜１３、第１エッチングストッパー層２ａ上の第１保護絶縁膜１３および第１エッチングストッパー層２ａをエッチング除去する。そして、ビアホール３を下層配線１表面に達するように貫通させる。同時に、ビアホール３の側壁に第１側壁保護膜４を形成する。ここで、第１側壁保護膜の膜厚は２ｎｍ程度である（図２（ｃ））。
【００３４】
次に、バリア材料として膜厚が１５ｎｍ程度になるＴａＮ膜あるいはタンタル（Ｔａ）膜と、膜厚が５０ｎｍ程度のＣｕシードをスパッタ（ＰＶＤ）法で堆積し、更に、配線材料として、メッキ法を用いて膜厚が３００ｎｍ〜５００ｎｍのＣｕ膜を成膜する。そして、ＣＭＰ法を用いて、第１キャップ層２ｃ上の不要な部分のＣｕ膜およびＴａＮ膜あるいはＴａ膜を研磨除去し、ビアホール３内に第１バリア層５を介してビアプラグ６を充填させて形成する（図２（ｄ））。
【００３５】
このようにした後、第１キャップ層２ｃ、第１バリア層５の上部およびビアプラグ６を被覆するように、全面に膜厚が２５ｎｍ程度のＳｉＣ膜から成る第２エッチングストッパー層７ａ、ｐ−ＭＳＱ膜から成る比誘電率が２．０程度、膜厚が２００ｎｍ程度になる第２低誘電率膜７ｂを形成する。そして、上記第２低誘電率膜７ｂ表面に、たとえば膜厚が１００ｎｍのＳｉＯＣ膜から成る第２キャップ層７ｃを形成する（図３（ａ））。
【００３６】
そして、トレンチ８の開口パターンを有するレジストマスク１４をエッチングマスクにして、上記第２キャップ層７ｃ、第２低誘電率膜７ｂを順次にＲＩＥでドライエッチングし幅寸法が１００ｎｍ程度のトレンチ８を形成する。ここで、第２エッチングストッパー層７ａはエッチングしない（図３（ｂ））。
【００３７】
次に、図２（ａ）で説明したのと同様にして上記レジストマスクをプラズマで除去した後、残渣物を除去する洗浄処理を施して、第２キャップ層７ｃ、第２低誘電率膜７ｂにトレンチ８を形成する（図３（ｃ））。
【００３８】
次に、ＣＶＤ法により第２保護絶縁膜１５を全面に堆積させる。ここで、第２保護絶縁膜１５は多孔質のＳｉＯＣ膜であり、たとえば膜の空孔の含有比率が２５％で空孔の径は２ｎｍである。そして、その膜厚は５ｎｍである。第２保護絶縁膜１５の成膜で、トレンチ８の側壁には膜厚が５ｎｍ程度のＳｉＯＣ膜が形成される。このＣＶＤによる成膜では、第２エッチングストッパー層７ａ表面にはそれ以下の膜厚が、第２キャップ層７ｃ表面にはそれ以上の膜厚のＳｉＯＣ膜が形成されるようになる（図４（ａ））。
【００３９】
次に、再度、高異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、第２エッチングストッパー層７ａをエッチングするガスであり、フッ素化合物ガスに窒素（Ｎ２）ガスを含む混合ガスであり、第２キャップ層７ｃ上の第２保護絶縁膜１５、第２エッチングストッパー層７ａ上の第２保護絶縁膜１５および第２エッチングストッパー層７ａをエッチング除去する。そして、トレンチ８をビアプラグ６に達するように貫通させ、同時に、トレンチ８の側壁に第２側壁保護膜９を形成する。ここで、第２側壁保護膜９の膜厚は５ｎｍ程度である（図４（ｂ））。
【００４０】
次に、膜厚が１５ｎｍ程度になるＴａＮ膜あるいはＴａ膜をＰＶＤ法で堆積させてバリアメタル膜１６を全面に成膜し、更に、メッキ法を用いて膜厚が５００ｎｍのＣｕ膜を堆積させ配線材料膜１７をバリアメタル膜１６に積層して成膜する（図４（ｃ））。ここで、バリアメタル膜１６は第１バリア層５およびビアプラグ６に接続している。そして、ＣＭＰ法を用いて、第２キャップ層７ｃ上の不要な部分のＣｕ膜および積層のバリアメタル膜を研磨除去する。このようにして、図１で説明した第２バリア層１０および上層配線１１が形成され、ダマシン配線構造体の２層配線が完成する。
【００４１】
上記の実施の形態において、層間絶縁膜を構成する多孔質構造の第１低誘電率膜２ｂあるいは第２低誘電率膜７ｂの空孔の含有比率は４０〜５０％が好適である。空孔の含有比率が５０％を超えると、上述した第１側壁保護膜４あるいは第２側壁保護膜９ではその機械的強度を補強し支えることができなくなる。また、空孔の含有比率が４０％より小さくなると、その比誘電率を２以下にすることが難しくなる。
【００４２】
また、上記の実施の形態において、第１側壁保護膜４および第２側壁保護膜９中にある空孔の含有比率を３０％以下にし、空孔の寸法を２ｎｍ以下にすることにより、空孔は相互に連結するようなことはなく、それぞれが孤立して存在するようになる。そして、以下に説明するような効果が顕著に現われてくる。
【００４３】
実施の形態１では、多孔質の第１低誘電率膜２ｂを含んで成る第１層間絶縁膜２に設けられるビアホール３の側壁を第１側壁保護膜４によりエッチング損傷から保護しながら、第１エッチングストッパー層２ａをエッチング除去する。あるいは、多孔質の第２低誘電率膜７ｂを含んで成る第２層間絶縁膜７に設けられるトレンチ８の側壁を第２側壁保護膜９によりエッチングから保護しながら、第２エッチングストッパー層７ａをエッチング除去する。このため、従来の技術で生じていたところの、ダマシン構造のビアホールおよびトレンチ側壁の形状変形は皆無になり、微細なダマシン配線構造体が半導体装置に形成できるようになる。
【００４４】
また、第１側壁保護膜４および第２側壁保護膜９は多孔質絶縁膜から成っており、従来の技術の場合のように、第１層間絶縁膜２あるいは第２層間絶縁膜７の誘電率を増大させることはなくなる。
【００４５】
そして、上述したような多孔質絶縁膜から成る第１側壁保護膜４および第２側壁保護膜９で、ダマシン構造のビアホールおよびトレンチの側壁を保護することで、多孔質の低誘電率膜を含む層間絶縁膜の機械的強度の低減に起因するクラックの発生およびダマシン配線間のショート不良は皆無になる。また、上記第１側壁保護膜４および第２側壁保護膜９は、層間絶縁膜内への水分あるいは配線材料膜のＣｕあるいはそのバリアメタルであるたとえばＴａあるいはＴａＮ等の侵入を抑制する。このために、ダマシン配線構造体の層間絶縁膜は高い信頼性を有し、層間絶縁膜の実効的な誘電率の上昇はなくなり、しかも配線層間のリーク電流の増加およびビア部での接続不良等の問題は皆無になる。
【００４６】
また、半導体装置においてダマシン配線の多層化も容易になる。そして、実用レベルにおいて、高い信頼性を有し微細なダマシン配線構造体が半導体装置に形成できるようになる。このようにして、信頼性が高く高速動作が可能な半導体装置が具現化される。
【００４７】
（実施の形態２）
次に、本発明の実施の形態２について、図５〜８を参照して以下に説明する。この場合の特徴は、本発明がデュアルダマシン配線に適用されているところである。ここで、図５は、上層配線をビアプラグとダマシン配線とを一体に形成したデュアルダマシン配線構造体の断面図であり、図６〜８は、上記デュアルダマシン配線構造体の製造工程別素子断面図である。
【００４８】
図５に示すように、たとえばアルミニウム銅合金から成る下層配線２１が形成されている。そして、下層配線１に接続するデュアルダマシン配線の形成領域において、絶縁性バリア層であるエッチングストッパー層２２ａ、第１低誘電率膜２２ｂ、ミッドストッパー層２２ｃ、第２低誘電率膜２２ｄでおよびキャップ層２２ｅの積層膜で成る層間絶縁膜２２にデュアルダマシン構造のビアホール２３およびトレンチ２４が設けられ、このビアホール２３の第１低誘電率膜２２ｂおよびミッドストッパー層２２ｃの側壁にビア部側壁保護膜２５ａが形成されている。そして、同様にトレンチ２４の第２低誘電率膜２２ｄおよびキャップ層２２ｅの側壁にトレンチ部側壁保護膜２５ｂが設けられている。そして、バリア層２６が、ビア部側壁保護膜２５ａおよびトレンチ部側壁保護膜２５ｂから成る側壁保護膜２５を介して、デュアルダマシン構造のビアホールおよびトレンチ内の側壁上に設けられ下層配線２１に電気接続している。そして、デュアルダマシン配線構造の上層配線２７が上記デュアルダマシン構造のビアホールおよびトレンチ内に埋め込まれるように設けられている。
【００４９】
ここで、側壁保護膜２５は、たとえばＣＶＤ法で成膜した多孔質のシリコン酸化膜から成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、側壁保護膜２５の膜厚は、空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下である。
【００５０】
そして、第１低誘電率膜２２ｂおよび第２低誘電率膜２２ｄは、たとえば比誘電率が１．８程度の多孔質のｐ−ＭＳＱ膜であり、エッチングストッパー層２２ａは、たとえばＳｉＣ膜であり、ミッドストッパー層２２ｃおよびキャップ層２２ｅは、たとえばＳｉＯＣ膜で構成される。なお、上記の積層した層間絶縁膜２２の実効的な比誘電率は２〜２．５程度となっている。
【００５１】
次に、本発明にかかる上記デュアルダマシン配線構造体の製造方法について、図６〜８を参照して説明する。ここで、図５と同じものは同一符号で示している。
【００５２】
シリコン基板上にＣＶＤ法でシリコン酸化膜を堆積させ、下地絶縁膜（不図示）を形成する。そして、周知のアルミニウム銅合金膜の成膜とその加工とにより下層配線２１を形成する。続いて、エッチングストッパー層２２ａとして膜厚が２５ｎｍ程度であり、比誘電率が３．５程度のＳｉＣ膜を成膜し、スピンオン塗布法を用いたｐ−ＭＳＱ膜の成膜により比誘電率が１．８程度、膜厚が２００ｎｍ〜３００ｎｍ程度になる第１低誘電率膜２２ｂを形成する。ここで、第１低誘電率膜２ｂの空孔の含有比率は５０％程度である。そして、上記第１低誘電率膜２２ｂ上に積層して、ＣＶＤ法で成膜した膜厚、比誘電率がそれぞれ１００ｎｍ程度、２〜３程度のＳｉＯＣ膜から成るミッドストッパー層２２ｃを形成する。更に、ミッドストッパー層２２ｃ上に第２低誘電率膜２２ｄを形成する。この第２低誘電率膜２２ｄは第１低誘電率膜２２ｂと同様にして形成する。但し、その膜厚は第１低誘電率膜２２ｂより厚くなるようにする。そして、第２低誘電率膜２２ｄ上にキャップ層２２ｅをミッドストッパー層２２ｃと同じになるように形成する。これらの多層に積層した絶縁膜で層間絶縁膜２２が構成される。ここで、キャップ層２２ｅは後述するように第１ハードマスク層２２ｅになる。そして、このキャップ層２２ｅ上に膜厚がたとえば５０ｎｍ程度のシリコン酸化膜から成る第２ハードマスク層２８を形成する（図６（ａ））。
【００５３】
次に、公知のフォトリソグラフィ技術とドライエッチング技術により、それぞれレジストマスクを用いて上記第２ハードマスク層２８およびキャップ層２２ｅをエッチング加工しそれぞれにパターン転写する。たとえば口径が８０ｎｍの開口を有する第１ハードマスク層２２ｅ、そして、たとえば幅寸法が１００ｎｍの開口を有する第２ハードマスク２８を形成する。そして、実施の形態１で説明方法により上記レジストマスクを除去する（図６（ｂ））。
【００５４】
次に、第１ハードマスク層２２ｅをエッチングマスクに用いたＲＩＥにより、第２低誘電率膜２２ｄをドライエッチングし、ミッドストッパー層２２ｃ表面に達するビアパターンを転写する。ここで、使用するエッチングガスは、たとえばフルオロカーボン系のフッ素化合物ガスを含む（図６（ｃ））。
【００５５】
次に、第２ハードマスク層２８をエッチングマスクに用いたＲＩＥにより、第１ハードマスク層２２ｅをドライエッチングし、第２ハードマスク層２８のトレンチパターンを第１ハードマスク層２２ｅに転写する。同時に、ミッドストッパー層２２ｃをエッチングしビアパターン転写を行う。ここで、使用するエッチングガスは、たとえばハイドロフルオロカーボン系のフッ素化合物のガスを含む（図７（ａ））。
【００５６】
このようにした後、第１ハードマスク層２８をエッチングマスクにして、第２低誘電率膜２２ｄをエッチング加工し、トレンチパターンを第２低誘電率膜２２ｄに加工転写する。同時に、ミッドストッパー層２２ｃをエッチングマスクにして、第１低誘電率膜２２ｂをエッチング加工し、ビアパターンを第１低誘電率膜２２ｂに加工転写する。ここで使用するエッチングガスは、たとえばフルオロカーボン系のフッ化化合物ガスを含む。このようにして、デュアルダマシン構造になるビアホール２３が第１低誘電率膜２２ｂとミッドストッパー層２２ｃに形成され、同じくデュアルダマシン構造になるトレンチ２４が第２低誘電率膜２２ｄとキャップ層２２ｅに形成される。ここで、エッチングストッパー層２２ａはエッチングしないままである（図７（ｂ））。
【００５７】
次に、ＣＶＤ法により保護絶縁膜２９を全面に堆積させる。ここで、保護絶縁膜２９は多孔質のＳｉＯ２膜であり、たとえば膜の空孔の含有比率が２０％で空孔の径は２ｎｍである。保護絶縁膜２９の成膜で、デュアルダマシン構造のビアホール２３およびトレンチ２４の側壁には膜厚が３ｎｍ程度の多孔質ＳｉＯ２膜が形成される。このＣＶＤによる成膜では、エッチングストッパー層２２ａ表面にはそれ以下の膜厚が、第２ハードマスク層２８表面にはそれ以上の膜厚の多孔質ＳｉＯ２膜が形成されるようになる（図７（ｃ））。
【００５８】
次に、高い異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、エッチングストッパー層２２ａをエッチングするガスであって、フッ素化合物ガスに窒素（Ｎ２）ガスを含む混合ガスであり、第２ハードマスク層２８上の保護絶縁膜２９、ミッドストッパー層２２ｃ上の保護絶縁膜２９、エッチングストッパー層２２ａ上の保護絶縁膜２９およびエッチングストッパー層２２ａをエッチング除去する。そして、デュアルダマシン構造のビアホールを下層配線２１に達するように貫通させ、同時に、デュアルダマシン構造のビアホールおよびトレンチ側壁に側壁保護膜２５を形成する。すなわち、ビアホール２３の第１低誘電率膜２２ｂおよびミッドストッパー層２２ｃの側壁にビア部側壁保護膜２５ａが形成され、トレンチ２４の第２低誘電率膜２２ｄおよびキャップ層２２ｅの側壁にトレンチ部側壁保護膜２５ｂが設けられる。ここで、側壁保護膜２５の膜厚は３ｎｍ程度である（図８（ａ））。
【００５９】
次に、膜厚が１５ｎｍ程度になるＴａＮ膜あるいはＴａ膜をＰＶＤ法で堆積させてバリアメタル膜３０を全面に成膜し、膜厚が５０ｎｍ程度のＣｕシードをＰＶＤ法で堆積させ、更に、メッキ法を用いて膜厚が５００ｎｍのＣｕ膜を堆積させ配線材料膜３１をバリアメタル膜３０に積層して成膜する（図８（ｂ））。ここで、バリアメタル膜３０は下層配線２１に接続している。そして、ＣＭＰ法を用いて、第２ハードマスク層２８上の不要な部分のＣｕ膜および積層のバリアメタル膜と上記を第２ハードマスク層２８を研磨除去する。このようにして、図５で説明したバリア層２６およびデュアルダマシン配線構造の上層配線２７が形成され、デュアルダマシン配線構造体を有する２層配線が完成する。
【００６０】
上記実施の形態２においては、実施の形態１で説明したのと全く同様の効果が生じる。また、この場合には、実施の形態１よりもダマシン配線構造体の製法が簡便になる。そして、層間絶縁膜に挿入する多孔質の低誘電率膜以外の絶縁層（エッチングストッパー層あるいはキャップ層）の一部を省くことができるようになり、層間絶縁膜の実効的な誘電率をさらに低減することが可能になる。そして、半導体装置の動作の高速化がさらに進む。
【００６１】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００６２】
例えば、多孔質構造の側壁保護膜としては、上記実施の形態では１層構造であるが２層構造あるいはそれ以上の多層構造にしてもよい。また、この側壁保護膜は、層間絶縁膜を構成する低誘電率膜と同材質の絶縁膜により形成してもよい。この場合は、その多孔質の度合いが異なるだけになる。
【００６３】
また、本発明の多孔質構造の低誘電率膜としては、ｐ−ＭＳＱ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜を多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるＳｉ−ＣＨ3結合、Ｓｉ−Ｈ結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るＳｉＬＫ（登録商標）がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記ＭＳＱの他、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン（ＭＨＳＱ：Methylated Hydrogen Silsesquioxane）等がある。さらに、多孔質構造の低誘電率膜としては、ＣＶＤ法により成膜する多孔質のＳｉＯＣＨ膜、ＳｉＯＣ膜も同様に使用することができる。
【００６４】
また、上述したバリア層となるバリア材料膜としては、Ｗ膜、ＷＮ膜、ＷＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉＮ膜を用いてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１にかかる半導体装置のダマシン配線構造体の断面図である。
【図２】同ダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図３】図２に示す工程の続きの工程別素子断面図である。
【図４】図３に示す工程の続きの工程別素子断面図である。
【図５】本発明の実施の形態２にかかる半導体装置のデュアルダマシン配線構造体の断面図である。
【図６】同デュアルダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図７】図６に示す工程の続きの工程別素子断面図である。
【図８】図７に示す工程の続きの工程別素子断面図である。
【図９】従来のデュアルダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図１０】図９に示す工程の続きの工程別素子断面図である。
【符号の説明】
【００６６】
１，２１ 下層配線
２ 第１層間絶縁膜
２ａ 第１エッチングストッパー層
２ｂ、２２ｂ 第１低誘電率膜
２ｃ 第１キャップ層
３，２３ ビアホール
４ 第１側壁保護膜
５ 第１バリア層
６ ビアプラグ
７ 第２層間絶縁膜
７ａ 第２エッチングストッパー層
７ｂ、２２ｄ 第２低誘電率膜
７ｃ 第２キャップ層
８，２４ トレンチ
９ 第２側壁保護膜
１０ 第２バリア層
１１，２７ 上層配線
１２，１４ レジストマスク
１３ 第１保護絶縁膜
１５ 第２保護絶縁膜
１６，３０ バリアメタル膜
１７，３１ 配線材料膜
２２ 層間絶縁膜
２２ａ エッチングストッパー層
２２ｃ ミッドストッパー層
２２ｅ キャップ層（第１ハードマスク層）
２５ 側壁保護膜
２５ａ ビア部側壁保護膜
２５ｂ トレンチ部側壁保護膜
２６ バリア層
２８ 第２ハードマスク層
２９ 保護絶縁膜
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、詳しくは、多孔質の低誘電率膜を層間絶縁膜に用いた多層配線構造を有する半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は６５ｎｍから４５ｎｍに向けて技術開発が精力的に進められている。また、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工で溝が形成された層間絶縁膜上に銅（Ｃｕ）膜等の配線材料膜を堆積し、溝内に埋め込まれた部分以外にある上記配線材料膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている。
【０００３】
上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が最も有効な手段になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率３．９以下の絶縁膜のことをいう。
【０００４】
しかし、多孔質化した低誘電率膜が半導体装置のダマシン配線の製造プロセスに具体的に適用される場合には、以下のような問題の生じることが懸念され、それに対する解決手法が提案されている。その第１の問題は、低誘電率膜中の空孔の含有比率が高くなりその比誘電率が小さくなると共に層間絶縁膜の機械的強度が不可避的に低減することから生じるものであり、この層間絶縁膜の機械的強度の低下により熱応力起因のクラックが生じ易くなり、結果としてダマシン配線間のショート不良が生じ易くなることである。そこで、層間絶縁膜に形成する接続孔（ビアホール）あるいは配線溝（トレンチ）の側壁に側壁保護膜として高ヤング率絶縁膜を設けることが提案されている（例えば、特許文献１参照）。そして、その第２の問題は、上記ビアホールおよびトレンチの側壁に多数の空孔（ポア）が製造プロセス中に露出し、このポアを通って層間絶縁膜内に水分、配線材料膜のＣｕあるいはそのバリアメタルであるたとえば窒化タンタル（ＴａＮ）等が侵入し、層間絶縁膜の信頼性の低下および比誘電率の上昇、配線間のリーク電流の増加、ビア部での接続不良等が引き起こされることである。そこで、上記ビアホールあるいはトレンチの側壁に側壁保護膜として緻密な膜質の無機絶縁膜（ポアシール）を設けることが提案されている（例えば、特許文献２参照）。
【０００５】
以下、低誘電率膜を含む層間絶縁膜のビアホールあるいはトレンチ側壁に側壁保護膜を形成してダマシン配線を製造する技術について図９，１０を参照して説明する。図９，１０は特許文献２に開示されているポアシールを使用してデュアルダマシン配線を形成する場合の工程別素子断面図である。
【０００６】
図９（ａ）に示すように、Ｃｕ膜で成る下層配線１０１上に、プラズマシリコン窒化膜であるＰ−ＳｉＮ膜１０２、第１低誘電率膜１０３、プラズマシリコン酸化膜である第１のＰ−ＳｉＯ２膜１０４、第２低誘電率膜１０５および第２のＰ−ＳｉＯ２膜１０６を積層して形成した後、周知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２のＰ−ＳｉＯ２膜１０６と第２低誘電率膜１０５にビア用開口１０７を形成し第１のＰ−ＳｉＯ２膜１０４を露出させる。
【０００７】
次に、図９（ｂ）に示すように、トレンチパターンを有するレジストマスク１０８を形成する。そして、これをエッチングマスクにした反応性イオンエッチング（ＲＩＥ）で、はじめにハイドロフルオロカーボン系ガスを用いて第２のＰ−ＳｉＯ２膜１０６と第１のＰ−ＳｉＯ２膜１０４の上記露出部とをエッチング除去する。
【０００８】
次に、図９（ｃ）に示すように、第２のＰ−ＳｉＯ２膜１０６をエッチングマスクにし第１のＰ−ＳｉＯ２膜１０４をエッチングストッパーとし、たとえばフルオロカーボン系のエッチングガスを用いたＲＩＥにより、露出した第２低誘電率膜１０５をエッチングすると共に、第１低誘電率膜１０３にビアホールを形成する。このＲＩＥにおいては、レジストマスク１０８は前もって除去されエッチングマスクにはならない。引続いて、第１のＰ−ＳｉＯ２膜１０４および第２のＰ−ＳｉＯ２膜１０６をエッチングマスクにして上記ビアホールで露出したＰ−ＳｉＮ膜１０２をエッチング除去し上記ビアホールを下層配線１０１表面まで貫通させ、デュアルダマシン構造のビアホールおよびトレンチを形成する。
【０００９】
次に、図９（ｄ）に示すように、膜厚が５０ｎｍ程度の第３のＰ−ＳｉＯ２ 膜（無機絶縁膜）１０９を化学気相成長（ＣＶＤ）で全面に被覆させる。その後エッチバックを施して下層配線１０１表面の第３のＰ−ＳｉＯ２膜１０９を除去する。この工程で、図１０（ａ）に示すように、第３のＰ−ＳｉＯ２膜１０９はサイドウォール絶縁膜として残り、側壁保護膜１１０として第１低誘電率膜１０３および第２低誘電率膜１０５の側壁を被覆する。ここで、側壁保護膜１１０は第１のＰ−ＳｉＯ２膜１０４および第２のＰ−ＳｉＯ２膜１０６の側壁も被覆する。
【００１０】
次に、下層配線１０１表面の酸化層を還元除去し、図１０（ｂ）に示すように、バリアメタル膜１１１をスパッタ法で成膜しその上からＣｕ膜１１２をメッキ法等で堆積させる。そして、ＣＭＰ法で第２のＰ−ＳｉＯ２膜１０６表面の不要の上記バリアメタル膜１１１およびＣｕ膜１１２を研磨除去し、図１０（ｃ）に示すように、下層配線１０１に電気接続するデュアルダマシン配線構造の上層配線１１３を形成する。このようにして、第１低誘電率膜１０３および第２低誘電率膜１０５に設けたデュアルダマシン構造のビアホールおよびトレンチの側壁に側壁保護膜１１０を有するダマシン配線が完成する。
【特許文献１】特開２００３−１９７７４２号公報
【特許文献２】特開２０００−２９４６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように半導体装置の素子は、その設計基準が６５ｎｍから４５ｎｍへとその微細化が進んでいる。そして、ダマシン配線に用いる低誘電率膜の比誘電率は２．０程度あるいはそれ以下の値が強く求められてきている。このように比誘電率が２以下になってくると、通常の低誘電率膜においては多孔質化は更に進んで膜中の空孔の含有比率が５０％程度になってくる。ここで、後で詳述するが、空孔の含有比率は、多孔質膜の密度をＭｐとし多孔質膜のバルク（空孔を有しない材料膜）の密度をＭｂとして、（Ｍｂ−Ｍｐ）／Ｍｂなる比率のことである。
【００１２】
しかしながら、上述した従来の側壁保護膜あるいはポアシールは、比誘電率が約４近くのＳｉＯ２膜のような絶縁膜あるいはそれ以上の金属酸化物層で構成されており、比誘電率が２．０程度あるいはそれ以下となる低誘電率膜に比べて極めて高くなる。このために、上述した従来の側壁保護膜あるいはポアシールは、それをダマシン配線にそのまま適用しても、層間絶縁膜全体の誘電率が上昇しダマシン配線間の寄生容量が増加して、半導体装置の高性能化を阻害するようになるという問題があった。
【００１３】
また、上記図９，１０を参照して説明した従来例の場合では、下層配線１０１上のエッチングストッパー層（あるいは絶縁性バリア層）であるＰ−ＳｉＮ膜１０２をＲＩＥでエッチング除去してから、ポアシールになる第３のＰ−ＳｉＯ２膜１０９を形成する。しかし、下層配線１０１上のエッチングストッパー層のエッチング除去において、第１低誘電率膜１０３あるいは第２低誘電率膜１０５のデュアルダマシン構造のビアホールおよびトレンチの側壁形状が大きく劣化するようになる。たとえば、この側壁形状は樽（ボーイング）形状になってしまう。そして、このデュアルダマシン構造のビアホールおよびトレンチにＣｕ膜あるいはそのバリアメタルであるＴａＮ膜の埋め込みが困難になるという問題が生じる。これは、ビアホールあるいはトレンチの寸法が小さくなる程に顕著になってくる。
【００１４】
本発明は、上述の事情に鑑みてなされたもので、ダマシン配線構造体に用いられる多孔質構造の低誘電率膜から成る層間絶縁膜の誘電率を実効的に低減する側壁保護膜を提供すると共に、上述したダマシン配線あるいはデュアルダマシン配線に用いるビアホールあるいはトレンチの側壁形状を高精度に制御し、配線材料あるいはバリアメタルの埋め込み形成を容易にして、微細化した高い信頼性を有するダマシン配線構造体の実用化を可能にすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明者は、多孔質化した低誘電率膜を層間絶縁膜に用いるダマシン配線構造体を形成する場合に、下層配線上のエッチングストッパー層（あるいは絶縁性バリア層）をエッチング除去する工程において生じるところの、ダマシン配線のビアホールあるいはトレンチの側壁形状の変化は、多孔質膜の空孔の含有比率と空孔の寸法に大きく関係していることを見出した。本発明は、この新知見に基づいてなされている。
【００１６】
すなわち、上記課題を解決するために、半導体装置にかかる発明は、素子が形成された半導体基板と前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、を有する構成となっている。
【００１７】
上記発明において、前記多孔質保護絶縁膜の空孔を含有しないバルク密度をＭ０とし前記多孔質保護絶縁膜の密度をＭ１としたときの（Ｍ０−Ｍ１）／Ｍ０なる比率、すなわち多孔質保護絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えない構成になっている。
【００１８】
上記発明において、前記多孔質絶縁膜の空孔の含有比率は４０％〜５０％の範囲にある。そして、好ましくは、前記多孔質保護絶縁膜の膜厚が前記多孔質保護絶縁膜中の空孔の最大寸法に１ｎｍを加えた値以上であり５ｎｍ以下になっている。
【００１９】
上記発明において、前記層間絶縁膜および前記配線層の構造がダマシン構造であり、前記ビアプラグあるいは配線層の導電体材料がＣｕを含んでいる。
【００２０】
そして、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、前記レジストマスクを除去する工程と、前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、を有する構成となっている。
【００２１】
あるいは、半導体装置の製造方法にかかる発明は、素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、前記下層配線層上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に無機材料膜を形成する工程と、前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、前記レジストマスクを除去する工程と、前記無機材料マスクをエッチングマスクにして第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、前記無機材料マスクあるいは前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、を有する構成になっている。
【００２２】
上記発明において、前記第２の絶縁膜の空孔の含有比率が４０％〜５０％の範囲にある。また、前記第４の絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えない構成になっている。
【発明の効果】
【００２３】
本発明の構成によれば、多孔質の低誘電率膜が配線間の層間絶縁膜として実用レベルで適用できるようになり、高い信頼性を有し高速動作が可能な半導体装置が具現化される。
【発明を実施するための最良の形態】
【００２４】
以下に、図面を参照して本発明の実施形態の幾つかについて詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１にかかるダマシン配線構造体の断面図であり、図２〜４は、上記ダマシン配線構造体の製造工程別素子断面図である。
【００２５】
図１に示すように、ダマシン配線構造の下層配線１が形成されている。そして、下層配線１と上層配線とを接続するためのビアプラグの形成領域において、絶縁性バリア層である第１エッチングストッパー層２ａ、第１低誘電率膜２ｂ、第１キャップ層２ｃの積層膜で成る第１層間絶縁膜２を貫通するビアホール３が設けられ、このビアホール３の第１低誘電率膜２ｂ、第１キャップ層２ｃ側壁に第１側壁保護膜４が形成されている。そして、第１バリア層５が、第１側壁保護膜４を介してビアホール３内の側壁上に設けられ、下層配線１に電気接続して形成されている。そして、ビアプラグ６がビアホール３内に埋め込まれるように設けられている。
【００２６】
ここで、第１側壁保護膜４は、たとえばＣＶＤ法で成膜した炭素含有シリコン酸化膜（ＳｉＯＣ膜）から成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、第１側壁保護膜４の膜厚は、空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下が好ましい。ここで、空孔の含有比率とは、上述したように、（多孔質でない緻密なＳｉＯＣ膜バルクの密度）−（多孔質のＳｉＯＣ膜の密度）の（多孔質でない緻密なＳｉＯＣ膜バルクの密度）に対する比率である。そして、空孔径の寸法は、透過電子顕微鏡（ＴＥＭ）トモグラフ法又はエックス線（Ｘ−ｒａｙ）散漫散乱法によるマイクロアナリシスで求めた値であり、空孔の直径寸法である。
【００２７】
そして、第１低誘電率膜２ｂは、たとえば比誘電率が２．２程度の多孔質のメチルシルセスキオキサン(ｐ−ＭＳＱ：Porous Methyl Silsesquioxane)膜であり、第１エッチングストッパー層２ａは、たとえば炭化珪素（ＳｉＣ）膜、窒素含有炭化珪素（ＳｉＣＮ）膜あるいはＳｉＮ膜であり、第１キャップ層２ｃは、たとえばＳｉＯＣ膜、ＳｉＯ２膜、ＳｉＣＮ膜あるいはＳｉＮ膜で構成される。なお、上記の積層した第１層間絶縁膜２の実効的な比誘電率は２．５〜３．０程度となっている。
【００２８】
上層配線の形成領域では、絶縁性バリア層である第２エッチングストッパー層７ａ、第２低誘電率膜７ｂ、第２キャップ層７ｃが積層して形成され、この積層した第２層間絶縁膜７の所定の領域に設けられたトレンチ８の内壁に第２側壁保護膜９が設けられている。そして、上記トレンチ８内に第２バリア層１０を介して上層配線１１が埋め込まれ、上記ビアプラグ６に接続して形成されている。ここで、第２エッチングストッパー層７ａ、第２低誘電率膜７ｂ、第２キャップ層７ｃは、それぞれ、第１エッチングストッパー層２ａ、第１低誘電率膜２ｂおよび第１キャップ層２ｃと同様な絶縁膜で構成される。
【００２９】
ここで、第２側壁保護膜９は、第１側壁保護膜４と同じような多孔質膜で成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、その膜厚は空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下が好ましい。なお、第２低誘電率膜７ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜で形成されており、第２層間絶縁膜７の実効の比誘電率は２〜２．５程度である。このようにして、ダマシン配線構造体の２層配線が形成される。
【００３０】
次に、本発明にかかる上記ダマシン配線構造体の製造方法について、図２〜４を参照して説明する。ここで、図１と同じものは同一符号で示している。
【００３１】
シリコン基板上にＣＶＤ法でシリコン酸化膜を堆積させ、下地絶縁膜（不図示）を形成する。そして、周知のダマシン配線の形成方法によりＣｕ膜で成る下層配線１を形成する。続いて、第１エッチングストッパー層２ａとして膜厚が２５ｎｍ程度であり、比誘電率が３．５程度のＳｉＣ膜を成膜し、スピンオン塗布法を用いたｐ−ＭＳＱ膜の成膜により比誘電率が２．２程度、膜厚が１５０ｎｍ程度になる第１低誘電率膜２ｂを形成する。ここで、第１低誘電率膜２ｂの空孔の含有比率は３０〜４０％程度である。そして、上記第１低誘電率膜２ｂ表面に、ＣＶＤ法で成膜した膜厚、比誘電率がそれぞれ１００ｎｍ程度、２〜３程度のＳｉＯＣ膜から成る第１キャップ層２ｃを形成する。そして、ビアホールの開口パターンを有するレジストマスク１２をエッチングマスクにして、上記第１キャップ層２ｃ、第１低誘電率膜２ｂを順次にＲＩＥでドライエッチングし口径が８０ｎｍ程度のビアホール３を形成する。ここで、第１エッチングストッパー層２ａはエッチングしないままにする（図２（ａ））。
【００３２】
次に、上記レジストマスクをＨ２ガス、Ｈｅガス等のプラズマで除去した後、ＣＶＤ法により第１保護絶縁膜１３を全面に堆積させる。ここで、第１保護絶縁膜１３は多孔質のＳｉＯＣ膜であり、たとえば膜の空孔の含有比率が１５％で空孔の径は１ｎｍである。第１保護絶縁膜１３の成膜で、ビアホール３の側壁には膜厚が２ｎｍ程度のＳｉＯＣ膜が形成される。そして、第１エッチングストッパー層２ａ表面にはそれ以下の膜厚が、第１キャップ層２ｃ表面にはそれ以上の膜厚のＳｉＯＣ膜が形成される（図２（ｂ））。
【００３３】
次に、高い異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、第１エッチングストッパー層２ａをエッチングするガスであり、フッ素化合物ガスに窒素（Ｎ２）ガスを含むものであり、第１キャップ層２ｃ上の第１保護絶縁膜１３、第１エッチングストッパー層２ａ上の第１保護絶縁膜１３および第１エッチングストッパー層２ａをエッチング除去する。そして、ビアホール３を下層配線１表面に達するように貫通させる。同時に、ビアホール３の側壁に第１側壁保護膜４を形成する。ここで、第１側壁保護膜の膜厚は２ｎｍ程度である（図２（ｃ））。
【００３４】
次に、バリア材料として膜厚が１５ｎｍ程度になるＴａＮ膜あるいはタンタル（Ｔａ）膜と、膜厚が５０ｎｍ程度のＣｕシードをスパッタ（ＰＶＤ）法で堆積し、更に、配線材料として、メッキ法を用いて膜厚が３００ｎｍ〜５００ｎｍのＣｕ膜を成膜する。そして、ＣＭＰ法を用いて、第１キャップ層２ｃ上の不要な部分のＣｕ膜およびＴａＮ膜あるいはＴａ膜を研磨除去し、ビアホール３内に第１バリア層５を介してビアプラグ６を充填させて形成する（図２（ｄ））。
【００３５】
このようにした後、第１キャップ層２ｃ、第１バリア層５の上部およびビアプラグ６を被覆するように、全面に膜厚が２５ｎｍ程度のＳｉＣ膜から成る第２エッチングストッパー層７ａ、ｐ−ＭＳＱ膜から成る比誘電率が２．０程度、膜厚が２００ｎｍ程度になる第２低誘電率膜７ｂを形成する。そして、上記第２低誘電率膜７ｂ表面に、たとえば膜厚が１００ｎｍのＳｉＯＣ膜から成る第２キャップ層７ｃを形成する（図３（ａ））。
【００３６】
そして、トレンチ８の開口パターンを有するレジストマスク１４をエッチングマスクにして、上記第２キャップ層７ｃ、第２低誘電率膜７ｂを順次にＲＩＥでドライエッチングし幅寸法が１００ｎｍ程度のトレンチ８を形成する。ここで、第２エッチングストッパー層７ａはエッチングしない（図３（ｂ））。
【００３７】
次に、図２（ａ）で説明したのと同様にして上記レジストマスクをプラズマで除去した後、残渣物を除去する洗浄処理を施して、第２キャップ層７ｃ、第２低誘電率膜７ｂにトレンチ８を形成する（図３（ｃ））。
【００３８】
次に、ＣＶＤ法により第２保護絶縁膜１５を全面に堆積させる。ここで、第２保護絶縁膜１５は多孔質のＳｉＯＣ膜であり、たとえば膜の空孔の含有比率が２５％で空孔の径は２ｎｍである。そして、その膜厚は５ｎｍである。第２保護絶縁膜１５の成膜で、トレンチ８の側壁には膜厚が５ｎｍ程度のＳｉＯＣ膜が形成される。このＣＶＤによる成膜では、第２エッチングストッパー層７ａ表面にはそれ以下の膜厚が、第２キャップ層７ｃ表面にはそれ以上の膜厚のＳｉＯＣ膜が形成されるようになる（図４（ａ））。
【００３９】
次に、再度、高異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、第２エッチングストッパー層７ａをエッチングするガスであり、フッ素化合物ガスに窒素（Ｎ２）ガスを含む混合ガスであり、第２キャップ層７ｃ上の第２保護絶縁膜１５、第２エッチングストッパー層７ａ上の第２保護絶縁膜１５および第２エッチングストッパー層７ａをエッチング除去する。そして、トレンチ８をビアプラグ６に達するように貫通させ、同時に、トレンチ８の側壁に第２側壁保護膜９を形成する。ここで、第２側壁保護膜９の膜厚は５ｎｍ程度である（図４（ｂ））。
【００４０】
次に、膜厚が１５ｎｍ程度になるＴａＮ膜あるいはＴａ膜をＰＶＤ法で堆積させてバリアメタル膜１６を全面に成膜し、更に、メッキ法を用いて膜厚が５００ｎｍのＣｕ膜を堆積させ配線材料膜１７をバリアメタル膜１６に積層して成膜する（図４（ｃ））。ここで、バリアメタル膜１６は第１バリア層５およびビアプラグ６に接続している。そして、ＣＭＰ法を用いて、第２キャップ層７ｃ上の不要な部分のＣｕ膜および積層のバリアメタル膜を研磨除去する。このようにして、図１で説明した第２バリア層１０および上層配線１１が形成され、ダマシン配線構造体の２層配線が完成する。
【００４１】
上記の実施の形態において、層間絶縁膜を構成する多孔質構造の第１低誘電率膜２ｂあるいは第２低誘電率膜７ｂの空孔の含有比率は４０〜５０％が好適である。空孔の含有比率が５０％を超えると、上述した第１側壁保護膜４あるいは第２側壁保護膜９ではその機械的強度を補強し支えることができなくなる。また、空孔の含有比率が４０％より小さくなると、その比誘電率を２以下にすることが難しくなる。
【００４２】
また、上記の実施の形態において、第１側壁保護膜４および第２側壁保護膜９中にある空孔の含有比率を３０％以下にし、空孔の寸法を２ｎｍ以下にすることにより、空孔は相互に連結するようなことはなく、それぞれが孤立して存在するようになる。そして、以下に説明するような効果が顕著に現われてくる。
【００４３】
実施の形態１では、多孔質の第１低誘電率膜２ｂを含んで成る第１層間絶縁膜２に設けられるビアホール３の側壁を第１側壁保護膜４によりエッチング損傷から保護しながら、第１エッチングストッパー層２ａをエッチング除去する。あるいは、多孔質の第２低誘電率膜７ｂを含んで成る第２層間絶縁膜７に設けられるトレンチ８の側壁を第２側壁保護膜９によりエッチングから保護しながら、第２エッチングストッパー層７ａをエッチング除去する。このため、従来の技術で生じていたところの、ダマシン構造のビアホールおよびトレンチ側壁の形状変形は皆無になり、微細なダマシン配線構造体が半導体装置に形成できるようになる。
【００４４】
また、第１側壁保護膜４および第２側壁保護膜９は多孔質絶縁膜から成っており、従来の技術の場合のように、第１層間絶縁膜２あるいは第２層間絶縁膜７の誘電率を増大させることはなくなる。
【００４５】
そして、上述したような多孔質絶縁膜から成る第１側壁保護膜４および第２側壁保護膜９で、ダマシン構造のビアホールおよびトレンチの側壁を保護することで、多孔質の低誘電率膜を含む層間絶縁膜の機械的強度の低減に起因するクラックの発生およびダマシン配線間のショート不良は皆無になる。また、上記第１側壁保護膜４および第２側壁保護膜９は、層間絶縁膜内への水分あるいは配線材料膜のＣｕあるいはそのバリアメタルであるたとえばＴａあるいはＴａＮ等の侵入を抑制する。このために、ダマシン配線構造体の層間絶縁膜は高い信頼性を有し、層間絶縁膜の実効的な誘電率の上昇はなくなり、しかも配線層間のリーク電流の増加およびビア部での接続不良等の問題は皆無になる。
【００４６】
また、半導体装置においてダマシン配線の多層化も容易になる。そして、実用レベルにおいて、高い信頼性を有し微細なダマシン配線構造体が半導体装置に形成できるようになる。このようにして、信頼性が高く高速動作が可能な半導体装置が具現化される。
【００４７】
（実施の形態２）
次に、本発明の実施の形態２について、図５〜８を参照して以下に説明する。この場合の特徴は、本発明がデュアルダマシン配線に適用されているところである。ここで、図５は、上層配線をビアプラグとダマシン配線とを一体に形成したデュアルダマシン配線構造体の断面図であり、図６〜８は、上記デュアルダマシン配線構造体の製造工程別素子断面図である。
【００４８】
図５に示すように、たとえばアルミニウム銅合金から成る下層配線２１が形成されている。そして、下層配線１に接続するデュアルダマシン配線の形成領域において、絶縁性バリア層であるエッチングストッパー層２２ａ、第１低誘電率膜２２ｂ、ミッドストッパー層２２ｃ、第２低誘電率膜２２ｄでおよびキャップ層２２ｅの積層膜で成る層間絶縁膜２２にデュアルダマシン構造のビアホール２３およびトレンチ２４が設けられ、このビアホール２３の第１低誘電率膜２２ｂおよびミッドストッパー層２２ｃの側壁にビア部側壁保護膜２５ａが形成されている。そして、同様にトレンチ２４の第２低誘電率膜２２ｄおよびキャップ層２２ｅの側壁にトレンチ部側壁保護膜２５ｂが設けられている。そして、バリア層２６が、ビア部側壁保護膜２５ａおよびトレンチ部側壁保護膜２５ｂから成る側壁保護膜２５を介して、デュアルダマシン構造のビアホールおよびトレンチ内の側壁上に設けられ下層配線２１に電気接続している。そして、デュアルダマシン配線構造の上層配線２７が上記デュアルダマシン構造のビアホールおよびトレンチ内に埋め込まれるように設けられている。
【００４９】
ここで、側壁保護膜２５は、たとえばＣＶＤ法で成膜した多孔質のシリコン酸化膜から成り、その多孔質膜の空孔の含有比率は３０％以下であり、空孔径は２ｎｍ以下である。そして、側壁保護膜２５の膜厚は、空孔径の最大寸法値に１ｎｍを加えた値以上であり５ｎｍ以下である。
【００５０】
そして、第１低誘電率膜２２ｂおよび第２低誘電率膜２２ｄは、たとえば比誘電率が１．８程度の多孔質のｐ−ＭＳＱ膜であり、エッチングストッパー層２２ａは、たとえばＳｉＣ膜であり、ミッドストッパー層２２ｃおよびキャップ層２２ｅは、たとえばＳｉＯＣ膜で構成される。なお、上記の積層した層間絶縁膜２２の実効的な比誘電率は２〜２．５程度となっている。
【００５１】
次に、本発明にかかる上記デュアルダマシン配線構造体の製造方法について、図６〜８を参照して説明する。ここで、図５と同じものは同一符号で示している。
【００５２】
シリコン基板上にＣＶＤ法でシリコン酸化膜を堆積させ、下地絶縁膜（不図示）を形成する。そして、周知のアルミニウム銅合金膜の成膜とその加工とにより下層配線２１を形成する。続いて、エッチングストッパー層２２ａとして膜厚が２５ｎｍ程度であり、比誘電率が３．５程度のＳｉＣ膜を成膜し、スピンオン塗布法を用いたｐ−ＭＳＱ膜の成膜により比誘電率が１．８程度、膜厚が２００ｎｍ〜３００ｎｍ程度になる第１低誘電率膜２２ｂを形成する。ここで、第１低誘電率膜２ｂの空孔の含有比率は５０％程度である。そして、上記第１低誘電率膜２２ｂ上に積層して、ＣＶＤ法で成膜した膜厚、比誘電率がそれぞれ１００ｎｍ程度、２〜３程度のＳｉＯＣ膜から成るミッドストッパー層２２ｃを形成する。更に、ミッドストッパー層２２ｃ上に第２低誘電率膜２２ｄを形成する。この第２低誘電率膜２２ｄは第１低誘電率膜２２ｂと同様にして形成する。但し、その膜厚は第１低誘電率膜２２ｂより厚くなるようにする。そして、第２低誘電率膜２２ｄ上にキャップ層２２ｅをミッドストッパー層２２ｃと同じになるように形成する。これらの多層に積層した絶縁膜で層間絶縁膜２２が構成される。ここで、キャップ層２２ｅは後述するように第１ハードマスク層２２ｅになる。そして、このキャップ層２２ｅ上に膜厚がたとえば５０ｎｍ程度のシリコン酸化膜から成る第２ハードマスク層２８を形成する（図６（ａ））。
【００５３】
次に、公知のフォトリソグラフィ技術とドライエッチング技術により、それぞれレジストマスクを用いて上記第２ハードマスク層２８およびキャップ層２２ｅをエッチング加工しそれぞれにパターン転写する。たとえば口径が８０ｎｍの開口を有する第１ハードマスク層２２ｅ、そして、たとえば幅寸法が１００ｎｍの開口を有する第２ハードマスク２８を形成する。そして、実施の形態１で説明方法により上記レジストマスクを除去する（図６（ｂ））。
【００５４】
次に、第１ハードマスク層２２ｅをエッチングマスクに用いたＲＩＥにより、第２低誘電率膜２２ｄをドライエッチングし、ミッドストッパー層２２ｃ表面に達するビアパターンを転写する。ここで、使用するエッチングガスは、たとえばフルオロカーボン系のフッ素化合物ガスを含む（図６（ｃ））。
【００５５】
次に、第２ハードマスク層２８をエッチングマスクに用いたＲＩＥにより、第１ハードマスク層２２ｅをドライエッチングし、第２ハードマスク層２８のトレンチパターンを第１ハードマスク層２２ｅに転写する。同時に、ミッドストッパー層２２ｃをエッチングしビアパターン転写を行う。ここで、使用するエッチングガスは、たとえばハイドロフルオロカーボン系のフッ素化合物のガスを含む（図７（ａ））。
【００５６】
このようにした後、第１ハードマスク層２８をエッチングマスクにして、第２低誘電率膜２２ｄをエッチング加工し、トレンチパターンを第２低誘電率膜２２ｄに加工転写する。同時に、ミッドストッパー層２２ｃをエッチングマスクにして、第１低誘電率膜２２ｂをエッチング加工し、ビアパターンを第１低誘電率膜２２ｂに加工転写する。ここで使用するエッチングガスは、たとえばフルオロカーボン系のフッ化化合物ガスを含む。このようにして、デュアルダマシン構造になるビアホール２３が第１低誘電率膜２２ｂとミッドストッパー層２２ｃに形成され、同じくデュアルダマシン構造になるトレンチ２４が第２低誘電率膜２２ｄとキャップ層２２ｅに形成される。ここで、エッチングストッパー層２２ａはエッチングしないままである（図７（ｂ））。
【００５７】
次に、ＣＶＤ法により保護絶縁膜２９を全面に堆積させる。ここで、保護絶縁膜２９は多孔質のＳｉＯ２膜であり、たとえば膜の空孔の含有比率が２０％で空孔の径は２ｎｍである。保護絶縁膜２９の成膜で、デュアルダマシン構造のビアホール２３およびトレンチ２４の側壁には膜厚が３ｎｍ程度の多孔質ＳｉＯ２膜が形成される。このＣＶＤによる成膜では、エッチングストッパー層２２ａ表面にはそれ以下の膜厚が、第２ハードマスク層２８表面にはそれ以上の膜厚の多孔質ＳｉＯ２膜が形成されるようになる（図７（ｃ））。
【００５８】
次に、高い異方性のＲＩＥのエッチバックを施す。このエッチバックに使用するエッチングガスは、エッチングストッパー層２２ａをエッチングするガスであって、フッ素化合物ガスに窒素（Ｎ２）ガスを含む混合ガスであり、第２ハードマスク層２８上の保護絶縁膜２９、ミッドストッパー層２２ｃ上の保護絶縁膜２９、エッチングストッパー層２２ａ上の保護絶縁膜２９およびエッチングストッパー層２２ａをエッチング除去する。そして、デュアルダマシン構造のビアホールを下層配線２１に達するように貫通させ、同時に、デュアルダマシン構造のビアホールおよびトレンチ側壁に側壁保護膜２５を形成する。すなわち、ビアホール２３の第１低誘電率膜２２ｂおよびミッドストッパー層２２ｃの側壁にビア部側壁保護膜２５ａが形成され、トレンチ２４の第２低誘電率膜２２ｄおよびキャップ層２２ｅの側壁にトレンチ部側壁保護膜２５ｂが設けられる。ここで、側壁保護膜２５の膜厚は３ｎｍ程度である（図８（ａ））。
【００５９】
次に、膜厚が１５ｎｍ程度になるＴａＮ膜あるいはＴａ膜をＰＶＤ法で堆積させてバリアメタル膜３０を全面に成膜し、膜厚が５０ｎｍ程度のＣｕシードをＰＶＤ法で堆積させ、更に、メッキ法を用いて膜厚が５００ｎｍのＣｕ膜を堆積させ配線材料膜３１をバリアメタル膜３０に積層して成膜する（図８（ｂ））。ここで、バリアメタル膜３０は下層配線２１に接続している。そして、ＣＭＰ法を用いて、第２ハードマスク層２８上の不要な部分のＣｕ膜および積層のバリアメタル膜と上記を第２ハードマスク層２８を研磨除去する。このようにして、図５で説明したバリア層２６およびデュアルダマシン配線構造の上層配線２７が形成され、デュアルダマシン配線構造体を有する２層配線が完成する。
【００６０】
上記実施の形態２においては、実施の形態１で説明したのと全く同様の効果が生じる。また、この場合には、実施の形態１よりもダマシン配線構造体の製法が簡便になる。そして、層間絶縁膜に挿入する多孔質の低誘電率膜以外の絶縁層（エッチングストッパー層あるいはキャップ層）の一部を省くことができるようになり、層間絶縁膜の実効的な誘電率をさらに低減することが可能になる。そして、半導体装置の動作の高速化がさらに進む。
【００６１】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００６２】
例えば、多孔質構造の側壁保護膜としては、上記実施の形態では１層構造であるが２層構造あるいはそれ以上の多層構造にしてもよい。また、この側壁保護膜は、層間絶縁膜を構成する低誘電率膜と同材質の絶縁膜により形成してもよい。この場合は、その多孔質の度合いが異なるだけになる。
【００６３】
また、本発明の多孔質構造の低誘電率膜としては、ｐ−ＭＳＱ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜を多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるＳｉ−ＣＨ3結合、Ｓｉ−Ｈ結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るＳｉＬＫ（登録商標）がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記ＭＳＱの他、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン（ＭＨＳＱ：Methylated Hydrogen Silsesquioxane）等がある。さらに、多孔質構造の低誘電率膜としては、ＣＶＤ法により成膜する多孔質のＳｉＯＣＨ膜、ＳｉＯＣ膜も同様に使用することができる。
【００６４】
また、上述したバリア層となるバリア材料膜としては、Ｗ膜、ＷＮ膜、ＷＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉＮ膜を用いてもよい。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態１にかかる半導体装置のダマシン配線構造体の断面図である。
【図２】同ダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図３】図２に示す工程の続きの工程別素子断面図である。
【図４】図３に示す工程の続きの工程別素子断面図である。
【図５】本発明の実施の形態２にかかる半導体装置のデュアルダマシン配線構造体の断面図である。
【図６】同デュアルダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図７】図６に示す工程の続きの工程別素子断面図である。
【図８】図７に示す工程の続きの工程別素子断面図である。
【図９】従来のデュアルダマシン配線構造体の製造方法を示す工程別素子断面図である。
【図１０】図９に示す工程の続きの工程別素子断面図である。
【符号の説明】
【００６６】
１，２１ 下層配線
２ 第１層間絶縁膜
２ａ 第１エッチングストッパー層
２ｂ、２２ｂ 第１低誘電率膜
２ｃ 第１キャップ層
３，２３ ビアホール
４ 第１側壁保護膜
５ 第１バリア層
６ ビアプラグ
７ 第２層間絶縁膜
７ａ 第２エッチングストッパー層
７ｂ、２２ｄ 第２低誘電率膜
７ｃ 第２キャップ層
８，２４ トレンチ
９ 第２側壁保護膜
１０ 第２バリア層
１１，２７ 上層配線
１２，１４ レジストマスク
１３ 第１保護絶縁膜
１５ 第２保護絶縁膜
１６，３０ バリアメタル膜
１７，３１ 配線材料膜
２２ 層間絶縁膜
２２ａ エッチングストッパー層
２２ｃ ミッドストッパー層
２２ｅ キャップ層（第１ハードマスク層）
２５ 側壁保護膜
２５ａ ビア部側壁保護膜
２５ｂ トレンチ部側壁保護膜
２６ バリア層
２８ 第２ハードマスク層
２９ 保護絶縁膜
【特許請求の範囲】
【請求項１】
素子が形成された半導体基板と
前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、
前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、
前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記多孔質保護絶縁膜の空孔を含有しないバルク密度をＭ０とし前記多孔質保護絶縁膜の密度をＭ１としたときの（Ｍ０−Ｍ１）／Ｍ０なる比率、すなわち多孔質保護絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記多孔質絶縁膜の空孔の含有比率は４０％〜５０％の範囲にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記多孔質保護絶縁膜の膜厚が前記多孔質保護絶縁膜中の空孔の最大寸法に１ｎｍを加えた値以上であり５ｎｍ以下であることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記層間絶縁膜および前記配線層の構造がダマシン構造であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ビアプラグあるいは配線層の導電体材料がＣｕを含むことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、
前記下層配線層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、
前記レジストマスクを除去する工程と、
前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、
前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、
前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、
前記下層配線層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に無機材料膜を形成する工程と、
前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、
前記レジストマスクを除去する工程と、
前記無機材料マスクをエッチングマスクにして第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、
前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、
前記無機材料マスクあるいは前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、
前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１】
素子が形成された半導体基板と
前記半導体基板上に形成され、空孔を含有する多孔質絶縁膜を少なくとも一部に有する層間絶縁膜と、
前記多孔質絶縁膜中および前記層間絶縁膜中に埋め込まれたビアプラグあるいは配線層と、
前記多孔質絶縁膜と前記ビアプラグあるいは配線層の間であって前記ビアプラグあるいは配線層の側壁部に形成された前記多孔質絶縁膜とは異種の空孔を含有する多孔質保護絶縁膜と、
を備えることを特徴とする半導体装置。
【請求項２】
前記多孔質保護絶縁膜の空孔を含有しないバルク密度をＭ０とし前記多孔質保護絶縁膜の密度をＭ１としたときの（Ｍ０−Ｍ１）／Ｍ０なる比率、すなわち多孔質保護絶縁膜の空孔の含有比率が３０％を超えないで、かつ、その空孔の寸法が２ｎｍを超えないことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記多孔質絶縁膜の空孔の含有比率は４０％〜５０％の範囲にあることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記多孔質保護絶縁膜の膜厚が前記多孔質保護絶縁膜中の空孔の最大寸法に１ｎｍを加えた値以上であり５ｎｍ以下であることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記層間絶縁膜および前記配線層の構造がダマシン構造であることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記ビアプラグあるいは配線層の導電体材料がＣｕを含むことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、
前記下層配線層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、
前記レジストマスクを除去する工程と、
前記レジストマスクを除去した後、前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、
前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、
前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
素子が形成された半導体基板上に、絶縁膜を介して下層配線層を形成する工程と、
前記下層配線層上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に多孔質絶縁体材料から成る第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に無機材料膜を形成する工程と、
前記無機材料膜上に所定の開口パターンを有するレジストマスクを形成する工程と、
前記レジストマスクをエッチングマスクにして前記無機材料膜をエッチングし前記開口パターンを有する無機材料マスクを形成する工程と、
前記レジストマスクを除去する工程と、
前記無機材料マスクをエッチングマスクにして第３の絶縁膜および第２の絶縁膜に第１のドライエッチングを施し、前記第１の絶縁膜に達する開口を形成する工程と、
前記多孔質絶縁体材料とは異種の多孔質構造を有する第４の絶縁膜を全面に堆積させる工程と、
前記無機材料マスクあるいは前記第３の絶縁膜をエッチングマスクにして前記第４の絶縁膜および前記第１の絶縁膜に第２のドライエッチングを施し、前記開口を前記下層配線層まで貫通させると共に前記開口の側壁に前記第４の絶縁膜を残存させる工程と、
前記開口内に前記第４の絶縁膜を介してバリアメタルあるいは導電体材料を埋め込み前記下層配線層に接続するビアプラグあるいは上層配線を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００６−５０１０（Ｐ２００６−５０１０Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７７２５８（Ｐ２００４−１７７２５８）
【出願日】平成１６年６月１５日（２００４．６．１５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１５日（２００４．６．１５）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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