半導体装置
【課題】 ダマシン配線構造体を有する半導体装置において、シールリングと配線あるいは電極パッドとの短絡発生を無くする。
【解決手段】 半導体装置の層間絶縁膜の溝側壁に形成され導電性のバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜から成るたとえば１０μｍ幅の上層シールリング配線５が設けられ、上層シールリング配線５内に混在して複数の島状の絶縁体６が形成されている。この島状の絶縁体６は、上記ダマシン配線が形成される層間絶縁膜により形成される。そして、素子形成領域に第１上層溝配線７、第２上層溝配線８等が配設され、上層バリア層４がその周囲に設けてある。ここで、上層シールリング配線５および両上層配線は共に（デュアル）ダマシン配線構造になる。
【解決手段】 半導体装置の層間絶縁膜の溝側壁に形成され導電性のバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜から成るたとえば１０μｍ幅の上層シールリング配線５が設けられ、上層シールリング配線５内に混在して複数の島状の絶縁体６が形成されている。この島状の絶縁体６は、上記ダマシン配線が形成される層間絶縁膜により形成される。そして、素子形成領域に第１上層溝配線７、第２上層溝配線８等が配設され、上層バリア層４がその周囲に設けてある。ここで、上層シールリング配線５および両上層配線は共に（デュアル）ダマシン配線構造になる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、ダマシン配線構造体を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は６５ｎｍから４５ｎｍに向けて技術開発が精力的に進められている。また、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工で溝が形成された層間絶縁膜上に銅（Ｃｕ）膜等の配線材料膜を堆積し、溝内に埋め込まれた部分以外にある上記配線材料膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている（例えば、特許文献１参照）。
【０００３】
上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が必要になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率３．９以下の絶縁膜のことをいう。
【０００４】
しかし、低誘電率膜は一般に膜密度が低く吸湿性あるいは透湿性が高くなるために、低誘電率膜への水分の進入を防止することが必要になる。この水分の僅かな浸入により、低誘電率膜の比誘電率の増加、ダマシン配線の信頼性の低下等が生じるようになるからである。そこで、半導体チップの周縁部に沿い配線層を構成する材料で成る隔壁（シールリング）を設けることが一般的になってきた（例えば、特許文献２参照）。
【０００５】
以下、従来のシールリングについて図６〜９を参照して説明する。図６は半導体ウエハ上に２次元配列している半導体チップの平面図、図７は半導体チップの周縁部の一部拡大図、図８はシールリング部の断面図、図９はシールリング部の製造工程別素子断面図である。
【０００６】
図６に示すように、半導体チップ１０１の周縁部、詳細には半導体チップのダイシングラインに沿い素子形成領域を囲うようにしてシールリング１０２が形成される。その一部拡大領域１０３は図７に示すようになる。シールリング１０２は、素子形成領域の配線およびビアプラグを構成する導電体材料が多層に積層し接合して構成される。図７はダマシン配線から成る最上層の配線を示す。シールリング１０２では、半導体装置の層間絶縁膜の溝側壁に形成された導電性のバリア材料膜から成る上層バリア層１０４、溝内に埋め込まれた銅等の配線材料膜から成る上層シールリング配線１０５が設けられ、素子形成領域には第１上層溝配線１０６、第２上層溝配線１０７が配設され、上層バリア層１０４がその周囲に設けてある。ここで、上層シールリング配線１０５および両上層配線は共に（デュアル）ダマシン配線構造になっている。
【０００７】
上記のシールリング１０２領域の断面構造は図８に示すようになる。図８は、図７のＸ１−Ｘ１の矢視断面図である。図８に示すように、シリコン基板１０８上にシリコン酸化膜から成る下地絶縁膜１０９が形成され、半導体チップ周縁部の下地絶縁膜１０９の所定の領域に、シリコン基板１０８表面に達するシールリング用コンタクト孔１１０が設けられている。ここで、シールリング用コンタクト孔１１０は、図６に示したように半導体チップ１０１の周縁部を一周するように形成してある。そして、シールリング用コンタクト孔１１０にはタングステン（Ｗ）等の導電体で成るシールリングコンタクトプラグ１１１が充填されている。同様に、素子形成領域のシリコン基板１０８表面に形成された拡散層、ゲート電極（不図示）に達するコンタクト孔１１２が設けられ、コンタクト孔１１２にはタングステン等の導電体で成るコンタクトプラグ１１３が充填されている。
【０００８】
そして、半導体装置の下層のダマシン配線のために、第１エッチングストッパ層１１４ａ、第１低誘電率膜１１４ｂ、第１キャップ層１１４ｃが積層して形成され、これらの積層膜が第１層間絶縁膜１１４を構成し、その所定の領域に設けられたシールリング用溝に下層バリア層１１５と下層シールリング配線１１６が形成されシールリングコンタクトプラグ１１１に接合している。ここで、下層シールリング配線１１６はダマシン配線構造であり、その線幅は１０μｍ程度になる。同様に、第１層間絶縁膜１１４の所定の領域に設けられた配線用溝に下層バリア層１１５と第１下層溝配線１１７、第２下層溝配線１１８が形成され、それぞれのコンタクトプラグ１１３に電気接続している。ここで、両下層溝配線の線幅は０．１μｍ程度になる。また、第１低誘電率膜１１４ｂは、比誘電率が２．０程度の多孔質のメチルシルセスキオキサン(ｐ−ＭＳＱ：Porous Methyl Silsesquioxane)膜であり、第１エッチングストッパ層１１４ａ、第１キャップ層１１４ｃは、炭化珪素（ＳｉＣ）膜、炭素含有シリコン酸化膜（ＳｉＯＣ膜）のような比誘電率が３程度になる絶縁膜である。
【０００９】
次に、第２エッチングストッパ層１１９ａ、第２低誘電率膜１１９ｂ、第２キャップ層１１９ｃが積層して第２層間絶縁膜１１９が形成され、更に、第３エッチングストッパ層１２０ａ、第３低誘電率膜１２０ｂ、第３キャップ層１２０ｃの積層した第３層間絶縁膜１２０が形成されている。そして、上記第２層間絶縁膜１１９と第３層間絶縁膜１２０にシールリング用溝が形成され、デュアルダマシン配線構造になる上層シールリング配線１０５が、上記下層シールリング配線１１６に接合して上層バリア層１０４と共に設けられている。同様に、第２層間絶縁膜１１９と第３層間絶縁膜１２０にデュアルダマシン配線構造の第１上層溝配線１０６が、第３層間絶縁膜１２０にダマシン配線構造の第２上層溝配線１０７が、それぞれ上層バリア層１０４と共に形成されている。ここで、第２低誘電率膜１１９ｂ、第３低誘電率膜１２０ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第２エッチングストッパ層１１９ａと第３エッチングストッパ層１２０ａ、第２キャップ層１１９ｃと第３キャップ層１２０ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような比誘電率が３程度になる絶縁膜である。
【００１０】
そして、全面を被覆するように、ＳｉＣ膜あるいはＳｉＯＣ膜から成る第４エッチングストッパ層１２１およびシリコン酸窒化（ＳｉＯＮ）膜から成るパッシベーション膜１２２が形成されている。
【００１１】
この従来例では、上記のシールリングコンタクトプラグ１１１、下層シールリング配線１１６、上層シールリング配線１０５がシールリング１０２を構成する。このシールリング１０２は、上記のような下層シールリング配線と上層シールリング配線の２層構造に限られるものでなく、互いに接合する２層以上の多層構造でも同様に形成される。
【００１２】
しかし、上記従来例のようなシールリング１０２が（デュアル）ダマシン配線構造に形成された場合には、図７に示すように、半導体チップ１０１の一部領域においてシールリング１０２と素子形成領域の溝配線あるいは溝構造の電極パッド（不図示）とのブリッジ領域１２３がある頻度で生じることが判ってきた。以下、この問題について図９に基づいて説明する。図９は、図７のＸ２−Ｘ２矢視断面図である。図９において図８と同じものは同一符号を附している。
【００１３】
図９（ａ）に示すように、半導体ウエハのシリコン基板１０８上に周知の化学気相成長（ＣＶＤ）法でシリコン酸化膜を堆積させ、ＣＭＰ法による表面平坦化を行い、下地絶縁膜１０９を形成する。公知のフォトリソグラフィ技術とドライエッチング技術とで所望の領域に、シールリング用コンタクト孔１１０、コンタクト孔１１２を形成し、これらのコンタクト孔にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン等を充填して、シールリングコンタクトプラグ１１１およびコンタクトプラグ１１３を形成する。
【００１４】
続いて、第１エッチングストッパ層１１４ａ、第１低誘電率膜１１４ｂ、第１キャップ層１１４ｃから成る第１層間絶縁膜１１４を、ＣＶＤ法およびスピン塗布法を用いて形成する。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、第１キャップ層１１４ｃ、第１低誘電率膜１１４ｂおよび第１エッチングストッパ層１１４ａを順次にエッチングし、パターン幅が１０μｍ程度の下層シールリング用溝１２４、パターン幅が０．１μｍ程度の第１下層配線用溝１２５および第２下層配線用溝１２６を形成する。そして、全面に窒化タンタル（ＴａＮ）のようなバリア材料膜１２７をスパッタリング（ＰＶＤ）法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜１２８を成膜する。
【００１５】
次に、図９（ｂ）に示すように、第１キャップ層１１４ｃ上の不要な部分の配線材料膜１２８およびバリア材料膜１２７を除去しダマシン配線構造の下層配線を形成するために、順次に上記配線材料膜１２８およびバリア材料膜１２７のＣＭＰを行う。しかし、シールリング用溝１２４の幅は後述するように１０μｍ程度と大きくなるために、上記ＣＭＰの工程において、下層シールリング配線１１６表面においていわゆるディッシングと呼ばれる配線窪み１２９が生じる。そして、このディッシングが生じてくると、このＣＭＰ工程において、下層シールリング配線１１６周辺の第１層間絶縁膜１１４表面に対しＣＭＰの研磨パッドからの局所的な高い研磨圧力が加わり、その領域にエロージョンが発生して絶縁膜窪み１３０が形成されるようになる。
【００１６】
そして、図９（ｃ）に示すように、上記のディッシングの生じた下層シールリング配線１１６、一部でエロージョンの生じた第１層間絶縁膜１１４上に第２エッチングストッパ層１１９ａ、第２低誘電率膜１１９ｂ、第２キャップ層１１９ｃから成る第２層間絶縁膜１１９を形成し、続いて、第３エッチングストッパ層１２０ａ、第３低誘電率膜１２０ｂ、第３キャップ層１２０ｃの積層した第３層間絶縁膜１２０を上記第２層間絶縁膜１１９上に設けることになる。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２層間絶縁膜１１９と第３層間絶縁膜１２０にデュアルダマシン構造の上層シールリング用溝１３１および第１上層配線用溝１３２を、第３層間絶縁膜１２０に第２上層配線用溝１３３を形成する。ここで、上記エロージョンにより第１層間絶縁膜１１４の一部に生成した絶縁膜窪み１３０の上部では、第３層間絶縁膜１２０の表面位置は、エロージョンの生じていない他の領域の第３層間絶縁膜１２０の表面位置より窪んでしまう。
【００１７】
そして、その後のダマシン配線構造の上層配線の形成のために、導電性のバリア材料膜と配線材料膜の成膜およびＣＭＰを行うと、上記絶縁膜窪み１３０上のバリア材料膜と配線材料膜はＣＭＰ除去できないで残存するようになり、これが図７で説明したブリッジ領域１２３になる。
【特許文献１】特開平２−２７８８２２号公報
【特許文献２】特開２０００２−３５３３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
半導体装置の層間絶縁膜に低誘電率膜を用いる場合、上述したようなシールリングの形成が必要であり、このシールリングの幅は、半導体装置の６５ｎｍ〜４５ｎｍと微細な素子寸法に比し１０μｍ程度と非常に大きくなる。これは、ダマシン配線構造体を形成するためのＣＭＰ工程、あるいは半導体チップのダイシング工程において生じ易くなる低誘電率膜のクラックを回避するために必要となるからである。なお、このクラックが生じると上述したように低誘電率膜に水分が浸入し問題を生じさせる。このクラックの発生は、低誘電率膜の低誘電率化と共に生じ易くなる。これは、低誘電率化で層間絶縁膜の機械的強度が不可避的に低減するからである。また、ダマシン配線構造体の多層化、半導体チップ面積の増加と共に上記クラックは発生し易くなる。これらのために、半導体装置の素子構造が微細化しても、上記シールリング幅の微細化は進まない。
【００１９】
そこで、少なくともその一部がダマシン配線構造になる上記のようなシールリング１０２を形成すると、シ−ルリング１０２に近接する溝配線あるいは電極パッドとの間にブリッジ領域１２３がある頻度で発生するようになる。このようなブリッジ領域が生じると、素子形成領域の溝配線あるいは電極パッドはシールリング１０２に電気的に短絡し、半導体装置の上記溝配線あるいは電極パッドが機能しなくなる。そして、半導体装置の製造工程において良品の半導体チップが低減し半導体装置の歩留まりが低下するという問題が生じる。しかも、このブリッジ領域の発生は、ダマシン配線が多層化すると共に更に顕著になってくる。
【００２０】
本発明は、上述の事情に鑑みてなされたもので、半導体装置のシールリング部において上述したブリッジ領域の発生を根本的に解決することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、半導体装置にかかる発明は、半導体基板上に半導体素子と配線層と複数の層間絶縁膜層とを有する半導体装置において、前記半導体素子周辺を囲うように配設されるシールリングが、前記配線層を構成する導電体材料によりダマシン配線構造に形成され、前記導電体材料で成るシールリングの所定の領域に島状の絶縁体材料が配置されている構成となっている。
【００２２】
上記発明において、好ましくは、前記島状の絶縁体材料は、前記シールリングにおいて前記半導体素子の形成領域側に偏在している。また、前記島状の絶縁体材料は、前記層間絶縁膜層を構成する絶縁膜材料で成る。
【００２３】
上記の発明において、前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳して配置されている。あるいは、前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳することなく配置され形成されている。
【００２４】
そして、好ましくは、前記島状の絶縁体材料の平面上パターンが矩形状である。あるいは、前記島状の絶縁体材料の平面上パターン寸法が０．５μｍ以上になっている。
【発明の効果】
【００２５】
本発明の構成によれば、ダマシン配線構造体を有する半導体装置において、ダマシン配線構造を含んだシールリングとシールリングに近接する溝配線あるいは電極パッドとの間で生じる電気的な短絡は皆無になり、上記半導体装置の歩留まりが向上する。
【発明を実施するための最良の形態】
【００２６】
以下に、図面を参照して本発明の好適な実施形態について説明する。この説明において全図に共通するものには共通する符号を附す。図１は半導体ウエハ上に２次元配列している半導体チップの平面図、図２は半導体チップ周縁部の一部拡大図、図３は本発明のシールリング部の断面図、図４は本発明のシールリング部の製造工程別素子断面図である。
【００２７】
図１に示すように、半導体チップ１の周縁部に沿い素子形成領域を囲うようにしてシールリング２が形成される。その一部拡大領域３は図２に示す。この実施形態のシールリング２は、従来の技術で説明したのと同様に半導体装置の配線およびビアプラグを構成する材料が多層に積層し接合して構成される。図２はダマシン配線から成る最上層の配線を示す。
【００２８】
従来の技術で説明したのと同様に、半導体装置の層間絶縁膜の溝側壁に形成され導電性のバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜（以上、導電体材料）から成るたとえば１０μｍ幅の上層シールリング配線５が設けられている。そして、上層シールリング配線５内に混在して複数の島状の絶縁体６（絶縁体材料）が形成されている。ここで、それぞれの島状の絶縁体６は平面形状が矩形であり、その寸法は０．５μｍ以上になることが好ましい。この島状の絶縁体６は、後述するが上記層間絶縁膜で構成される。そして、素子形成領域に第１上層溝配線７、第２上層溝配線８等が配設され、上層バリア層４がその周囲に設けてある。ここで、上層シールリング配線５および両上層配線は共に（デュアル）ダマシン配線構造になっている。
【００２９】
本実施形態のシールリング部の断面構造は図３に示すようになる。図３は、図２のＡ１ −Ａ１ の矢視断面図である。図３に示すように、シリコン基板９上にシリコン酸化膜から成る下地絶縁膜１０が形成され、半導体チップ周縁部の下地絶縁膜１０の所定の領域に、シリコン基板９表面に達するシールリング用コンタクト孔１１が設けられている。ここで、シールリング用コンタクト孔１１は、図１に示したように半導体チップ１の周縁部を一周するように形成される。このシールリング用コンタクト孔１１にはタングステン等の導電体で成るシールリングコンタクトプラグ１２が充填されている。同様に、素子形成領域のシリコン基板９表面に形成された拡散層、ゲート電極（不図示）に達するコンタクト孔１３が設けられ、コンタクト孔１３にタングステン等の導電体で成るコンタクトプラグ１４が充填されている。
【００３０】
そして、従来の技術で説明したのと同様にして、半導体装置の下層のダマシン配線のために、第１エッチングストッパ層１５ａ、第１低誘電率膜１５ｂ、第１キャップ層１５ｃが積層した第１層間絶縁膜１５が形成され、その所定の領域に設けられた下層シールリング用溝１６に下層バリア層１７と下層シールリング配線１８が形成され、シールリングコンタクトプラグ１２に接合されている。そして、下層シールリング用溝１６内にたとえば直方体構造の島状の下層絶縁体１９が配置されている。ここで、島状の下層絶縁体１９は、第１層間絶縁膜１５を構成する絶縁体材料で成る。ここで、下層シールリング配線１８はダマシン配線構造になっている。
【００３１】
同様にして、第１層間絶縁膜１５の所定領域の配線用溝に下層バリア層１７と第１下層溝配線２０、第２下層溝配線２１が形成され、それぞれのコンタクトプラグ１４に電気接続されている。ここで、両下層溝配線の線幅は０．１μｍ程度である。そして、第１低誘電率膜１５ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第１エッチングストッパ層１５ａ、第１キャップ層１５ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような絶縁膜である。
【００３２】
次に、第２エッチングストッパ層２２ａ、第２低誘電率膜２２ｂ、第２キャップ層２２ｃの積層した第２層間絶縁膜２２が形成され、更に、第３エッチングストッパ層２３ａ、第３低誘電率膜２３ｂ、第３キャップ層２３ｃの積層した第３層間絶縁膜２３が形成されている。そして、上記第２層間絶縁膜２２と第３層間絶縁膜２３にデュアルダマシン構造の上層シールリング用溝２４が形成され、デュアルダマシン配線構造になる上層シールリング配線５が、上記下層シールリング配線１８に接合して上層バリア層４と共に設けられている。そして、上層シールリング用溝２４内にたとえば直方体構造の島状の上層絶縁体２５が混在して形成されている。島状の上層絶縁体２５は、第３層間絶縁膜２３を構成する絶縁体材料で成り、上述した島状の下層絶縁体１９に重畳するパターン配置になっている。
【００３３】
そして、第２層間絶縁膜２２と第３層間絶縁膜２３にデュアルダマシン配線構造の第１上層溝配線７が第１下層溝配線２０に電気接続して形成され、第３層間絶縁膜２３にダマシン配線構造の第２上層溝配線８が上層バリア層４と共に形成されている。ここで、第２低誘電率膜２２ｂ、第３低誘電率膜２３ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第２エッチングストッパ層２２ａと第３エッチングストッパ層２３ａ、第２キャップ層２２ｃと第３キャップ層２３ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような絶縁膜である。
【００３４】
そして、全面を被覆するように、ＳｉＣ膜あるいはＳｉＯＣ膜から成る第４エッチングストッパ層２６およびＳｉＯＮ膜から成るパッシベーション膜２７が形成されている。
【００３５】
次に、本実施形態のシールリングの製造方法について図４を参照して説明する。図４は、図２のＡ１ −Ａ１ 矢視断面における工程別素子断面図である。図４において図３と同じものは同一符号を附している。
【００３６】
図４（ａ）に示すように、従来の技術で説明したのと同様に、半導体ウエハのシリコン基板９上に周知のＣＶＤ法でシリコン酸化膜を堆積させ、ＣＭＰ法による表面平坦化を行い、下地絶縁膜１０を形成する。公知のフォトリソグラフィ技術とドライエッチング技術とで所望の領域に、上述したようなシールリング用コンタクト孔１１、コンタクト孔１３を形成し、これらのコンタクト孔にチタン、窒化チタンおよびタングステン等を充填して、シールリングコンタクトプラグ１２およびコンタクトプラグ１４を形成する。
【００３７】
続いて、第１エッチングストッパ層１５ａ、第１低誘電率膜１５ｂ、第１キャップ層１５ｃから成る第１層間絶縁膜１５を、ＣＶＤ法およびスピン塗布法を用いて形成する。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、第１キャップ層１５ｃ、第１低誘電率膜１５ｂおよび第１エッチングストッパ層１５ａを順次にエッチングし、線幅が１０μｍ程度の下層シールリング用溝１６、たとえば平面寸法が０．５μｍ〜１μｍ程度の矩形状で島状の下層絶縁体１９、線幅が０．１μｍ程度の第１下層配線用溝２８および第２下層配線用溝２９を形成する。そして、全面に窒化タンタルのようなバリア材料膜３０をＰＶＤ法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜３１を成膜する。
【００３８】
次に、図４（ｂ）に示すように、第１キャップ層１５ｃ上の不要な部分の配線材料膜３１およびバリア材料膜３０を除去するために、順次に上記配線材料膜３１およびバリア材料膜３１のＣＭＰを行う。そして、下層シールリング配線１８、第１下層溝配線２０、第２下層溝配線２１を形成する。このＣＭＰの工程においては、上述したようにシールリング用溝１６の幅は１０μｍ程度と大きいが、島状の下層絶縁体１９が存在するために、下層シールリング配線１８上において従来の技術で生じていたディッシングは起こらない。そして、このＣＭＰ工程において、下層シールリング配線１８周辺の第１層間絶縁膜１５表面に対してエロージョンが発生することもない。
【００３９】
このようにした後、図４（ｃ）に示すように、表面が同一平面になる、下層シールリング配線１８、島状の下層絶縁体１９、第１層間絶縁膜１５、第１下層溝配線２０および第２下層溝配線２１上に、上述した第２エッチングストッパ層２２ａ、第２低誘電率膜２２ｂ、第２キャップ層２２ｃから成る第２層間絶縁膜２２を形成し、続いて、第３エッチングストッパ層２３ａ、第３低誘電率膜２３ｂ、第３キャップ層２３ｃの積層した第３層間絶縁膜２３を上記第２層間絶縁膜２２上に設ける。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２層間絶縁膜２２と第３層間絶縁膜２３に上層シールリング用溝２４、第１上層配線用溝３２、第２上層配線用溝３３を形成する。そして、全面に窒化タンタルのようなバリア材料膜をＰＶＤ法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜を成膜し、第３キャップ層２３ｃ上の不要な部分の配線材料膜およびバリア材料膜をＣＭＰで除去する。このようにして、上層バリア層４と共に、上層シールリング配線５、第１上層溝配線７、第２上層溝配線８を形成する。ここで、上層シールリング配線５は下層シールリング配線１８に接合し、第１上層溝配線７は第１下層溝配線２０に電気接続する。
【００４０】
そして、第４エッチングストッパ層２６およびパッシベーション膜２７をＣＶＤ法で成膜し図３に示すダマシン配線構造体を有しシールリングの形成された半導体装置が完成する。
【００４１】
次に、本発明の実施形態の別の変形例について図５を参照して説明する。この例は、シールリング２において上述した島状の下層絶縁体１９と島状の上層絶縁体２５とのパターン配置に位置ズレが生じるようになっている。ここで、その他は図２で説明したのと同じ構造である。半導体装置の層間絶縁膜の溝側壁に形成されバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜から成るたとえば１０μｍ幅の上層シールリング配線５が設けられる。そして、上層シールリング配線５内に混在して複数の島状の上層絶縁体２５が、図３で説明した下層シールリング配線１８に設けた島状の下層絶縁体１９のパターン配置に重なることのないように形成されている。この場合も、それぞれの島状の絶縁体６は平面形状が矩形であり、その寸法は０．５μｍ以上であり好ましくは１．０μｍになることが好ましい。
【００４２】
上述した好適な実施形態により、ダマシン配線構造体を有する半導体装置において、ダマシン配線構造を含んだシールリングとこのシールリングに近接する溝配線あるいは電極パッドとの間で生じていた電気的に短絡は皆無になり、半導体装置の歩留まりが向上する。また、この実施形態により、シールリングの幅を広くしても、上記のディッシングに起因のブリッジ領域の発生はなく、シールリング幅を広くすることできる。そして、上述したような層間絶縁膜のクラック発生による低誘電率膜への水分の浸入をなくすることができる。また、半導体装置においてダマシン配線の多層化も容易になる。更には、ダマシン配線構造体の層間絶縁膜の低誘電率化が容易になり、半導体装置の高速化が促進される。
【００４３】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００４４】
例えば、島状の絶縁体の平面形状は矩形以外にも種々の形態がある。図２，５では、その平面形状が正方形になる場合について示しているが、その他に円形、楕円形、任意の閉曲線で囲まれる形状の場合でも本発明は適用できる。また、シールリングが、ダマシン配線構造と非ダマシン配線構造の重層構造の場合でも同様に適用できる。そして、シールリングが２層以上の多層構造に形成される場合でも同様に適用できる。
【００４５】
また、本発明の島状の絶縁体としては、上述したようなダマシン配線を形成する層間絶縁膜の他に、シールリングを形成する領域の層間絶縁膜上に薄いシリコン窒化膜のようにＣＭＰ工程での研磨耐性の高い絶縁膜を積層したものを用いてもよい。
【００４６】
また、本発明のシールリングにおいて、下層シールリング配線と上層のシールリング配線のような配線およびビアプラグを構成する導電体材料が多層に積層し接合する場合に、これらの接合部は必ずしも電気的に接続する必要はなく、吸湿性あるいは透湿性の低いシリコン窒化膜あるいはシリコン酸窒化膜のような絶縁膜がそれらの間に介在していてもよい。
【００４７】
また、本発明の低誘電率膜としては、ｐ−ＭＳＱ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜、更にはこれらを多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるＳｉ−ＣＨ3結合、Ｓｉ−Ｈ結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るＳｉＬＫ（登録商標）がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記ＭＳＱの他、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン（ＭＨＳＱ：Methylated Hydrogen Silsesquioxane）等がある。
【００４８】
また、上述したエッチングストッパ層あるいはキャップ層としては、ＳｉＣＮ膜、ＳｉＮ膜（シリコン窒化膜）、ＳｉＯ２膜、ＳｉＯＦ膜あるいはＳｉＯＮ膜を用いてもよい。そして、上述したバリア層となるバリア材料膜しては、Ｔａ膜、Ｗ膜、ＷＮ膜、ＷＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉＮ膜を用いてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態にかかるシールリングを示す半導体チップの平面図である。
【図２】同シールリングを示す半導体チップ周縁部の拡大した平面図である。
【図３】同シールリングを示す半導体チップ周縁部の断面図である。
【図４】同シールリングの製造工程別素子断面図である。
【図５】本発明の実施形態における別の例のシールリングを示す半導体チップ周縁部の拡大した平面図である。
【図６】従来の技術にかかるシールリングを示す半導体チップの平面図である。
【図７】同シールリングを示す半導体チップ周縁部の拡大した平面図である。
【図８】同シールリングを示す半導体チップ周縁部の断面図である。
【図９】同シールリングの製造工程別素子断面図である。
【符号の説明】
【００５０】
１ 半導体チップ
２ シールリング
３ 一部拡大領域
４ 上層バリア層
５ 上層シールリング配線
６ 島状の絶縁体
７ 第１上層溝配線
８ 第２上層溝配線
９ シリコン基板
１０ 下層絶縁膜
１１ シールリング用コンタクト孔
１２ シールリングコンタクトプラグ
１３ コンタクト孔
１４ コンタクトプラグ
１５ 第１層間絶縁膜
１６ 下層シールリング用溝
１７ 下層バリア層
１８ 下層シールリング配線
１９ 島状の下層絶縁体
２０ 第１下層溝配線
２１ 第２下層溝配線
２２ 第２層間絶縁膜
２３ 第３層間絶縁膜
２４ 上層シールリング用溝
２５ 島状の上層絶縁体
２６ 第４エッチングストッパ層
２７ パッシベーション膜
２８ 第１下層配線用溝
２９ 第２下層配線用溝
３０ バリア材料膜
３１ 配線材料膜
３２ 第１上層配線用溝
３３ 第２上層配線用溝
【技術分野】
【０００１】
本発明は、半導体装置に係り、詳しくは、ダマシン配線構造体を有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置を構成する素子の微細化は、半導体装置の高性能化にとって最も有効であり、現在、その寸法の設計基準は６５ｎｍから４５ｎｍに向けて技術開発が精力的に進められている。また、上記微細な構造を有する半導体装置の高性能化においては、素子間を接続する配線の低抵抗化および配線の寄生容量の低減化のために、微細加工で溝が形成された層間絶縁膜上に銅（Ｃｕ）膜等の配線材料膜を堆積し、溝内に埋め込まれた部分以外にある上記配線材料膜を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）により除去する、いわゆるダマシン法で形成する溝配線、すなわちダマシン配線が必須になっている（例えば、特許文献１参照）。
【０００３】
上記ダマシン配線の形成では、層間絶縁膜の材料としてシリコン酸化膜に代わり、それより比誘電率が低くなる、いわゆる低誘電率膜の絶縁膜材料が必須である。そして、層間絶縁膜の低誘電率化を推し進めるためには、低誘電率膜の多孔質化が必要になってくる。ここで、低誘電率膜とは二酸化シリコン膜の比誘電率３．９以下の絶縁膜のことをいう。
【０００４】
しかし、低誘電率膜は一般に膜密度が低く吸湿性あるいは透湿性が高くなるために、低誘電率膜への水分の進入を防止することが必要になる。この水分の僅かな浸入により、低誘電率膜の比誘電率の増加、ダマシン配線の信頼性の低下等が生じるようになるからである。そこで、半導体チップの周縁部に沿い配線層を構成する材料で成る隔壁（シールリング）を設けることが一般的になってきた（例えば、特許文献２参照）。
【０００５】
以下、従来のシールリングについて図６〜９を参照して説明する。図６は半導体ウエハ上に２次元配列している半導体チップの平面図、図７は半導体チップの周縁部の一部拡大図、図８はシールリング部の断面図、図９はシールリング部の製造工程別素子断面図である。
【０００６】
図６に示すように、半導体チップ１０１の周縁部、詳細には半導体チップのダイシングラインに沿い素子形成領域を囲うようにしてシールリング１０２が形成される。その一部拡大領域１０３は図７に示すようになる。シールリング１０２は、素子形成領域の配線およびビアプラグを構成する導電体材料が多層に積層し接合して構成される。図７はダマシン配線から成る最上層の配線を示す。シールリング１０２では、半導体装置の層間絶縁膜の溝側壁に形成された導電性のバリア材料膜から成る上層バリア層１０４、溝内に埋め込まれた銅等の配線材料膜から成る上層シールリング配線１０５が設けられ、素子形成領域には第１上層溝配線１０６、第２上層溝配線１０７が配設され、上層バリア層１０４がその周囲に設けてある。ここで、上層シールリング配線１０５および両上層配線は共に（デュアル）ダマシン配線構造になっている。
【０００７】
上記のシールリング１０２領域の断面構造は図８に示すようになる。図８は、図７のＸ１−Ｘ１の矢視断面図である。図８に示すように、シリコン基板１０８上にシリコン酸化膜から成る下地絶縁膜１０９が形成され、半導体チップ周縁部の下地絶縁膜１０９の所定の領域に、シリコン基板１０８表面に達するシールリング用コンタクト孔１１０が設けられている。ここで、シールリング用コンタクト孔１１０は、図６に示したように半導体チップ１０１の周縁部を一周するように形成してある。そして、シールリング用コンタクト孔１１０にはタングステン（Ｗ）等の導電体で成るシールリングコンタクトプラグ１１１が充填されている。同様に、素子形成領域のシリコン基板１０８表面に形成された拡散層、ゲート電極（不図示）に達するコンタクト孔１１２が設けられ、コンタクト孔１１２にはタングステン等の導電体で成るコンタクトプラグ１１３が充填されている。
【０００８】
そして、半導体装置の下層のダマシン配線のために、第１エッチングストッパ層１１４ａ、第１低誘電率膜１１４ｂ、第１キャップ層１１４ｃが積層して形成され、これらの積層膜が第１層間絶縁膜１１４を構成し、その所定の領域に設けられたシールリング用溝に下層バリア層１１５と下層シールリング配線１１６が形成されシールリングコンタクトプラグ１１１に接合している。ここで、下層シールリング配線１１６はダマシン配線構造であり、その線幅は１０μｍ程度になる。同様に、第１層間絶縁膜１１４の所定の領域に設けられた配線用溝に下層バリア層１１５と第１下層溝配線１１７、第２下層溝配線１１８が形成され、それぞれのコンタクトプラグ１１３に電気接続している。ここで、両下層溝配線の線幅は０．１μｍ程度になる。また、第１低誘電率膜１１４ｂは、比誘電率が２．０程度の多孔質のメチルシルセスキオキサン(ｐ−ＭＳＱ：Porous Methyl Silsesquioxane)膜であり、第１エッチングストッパ層１１４ａ、第１キャップ層１１４ｃは、炭化珪素（ＳｉＣ）膜、炭素含有シリコン酸化膜（ＳｉＯＣ膜）のような比誘電率が３程度になる絶縁膜である。
【０００９】
次に、第２エッチングストッパ層１１９ａ、第２低誘電率膜１１９ｂ、第２キャップ層１１９ｃが積層して第２層間絶縁膜１１９が形成され、更に、第３エッチングストッパ層１２０ａ、第３低誘電率膜１２０ｂ、第３キャップ層１２０ｃの積層した第３層間絶縁膜１２０が形成されている。そして、上記第２層間絶縁膜１１９と第３層間絶縁膜１２０にシールリング用溝が形成され、デュアルダマシン配線構造になる上層シールリング配線１０５が、上記下層シールリング配線１１６に接合して上層バリア層１０４と共に設けられている。同様に、第２層間絶縁膜１１９と第３層間絶縁膜１２０にデュアルダマシン配線構造の第１上層溝配線１０６が、第３層間絶縁膜１２０にダマシン配線構造の第２上層溝配線１０７が、それぞれ上層バリア層１０４と共に形成されている。ここで、第２低誘電率膜１１９ｂ、第３低誘電率膜１２０ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第２エッチングストッパ層１１９ａと第３エッチングストッパ層１２０ａ、第２キャップ層１１９ｃと第３キャップ層１２０ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような比誘電率が３程度になる絶縁膜である。
【００１０】
そして、全面を被覆するように、ＳｉＣ膜あるいはＳｉＯＣ膜から成る第４エッチングストッパ層１２１およびシリコン酸窒化（ＳｉＯＮ）膜から成るパッシベーション膜１２２が形成されている。
【００１１】
この従来例では、上記のシールリングコンタクトプラグ１１１、下層シールリング配線１１６、上層シールリング配線１０５がシールリング１０２を構成する。このシールリング１０２は、上記のような下層シールリング配線と上層シールリング配線の２層構造に限られるものでなく、互いに接合する２層以上の多層構造でも同様に形成される。
【００１２】
しかし、上記従来例のようなシールリング１０２が（デュアル）ダマシン配線構造に形成された場合には、図７に示すように、半導体チップ１０１の一部領域においてシールリング１０２と素子形成領域の溝配線あるいは溝構造の電極パッド（不図示）とのブリッジ領域１２３がある頻度で生じることが判ってきた。以下、この問題について図９に基づいて説明する。図９は、図７のＸ２−Ｘ２矢視断面図である。図９において図８と同じものは同一符号を附している。
【００１３】
図９（ａ）に示すように、半導体ウエハのシリコン基板１０８上に周知の化学気相成長（ＣＶＤ）法でシリコン酸化膜を堆積させ、ＣＭＰ法による表面平坦化を行い、下地絶縁膜１０９を形成する。公知のフォトリソグラフィ技術とドライエッチング技術とで所望の領域に、シールリング用コンタクト孔１１０、コンタクト孔１１２を形成し、これらのコンタクト孔にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）およびタングステン等を充填して、シールリングコンタクトプラグ１１１およびコンタクトプラグ１１３を形成する。
【００１４】
続いて、第１エッチングストッパ層１１４ａ、第１低誘電率膜１１４ｂ、第１キャップ層１１４ｃから成る第１層間絶縁膜１１４を、ＣＶＤ法およびスピン塗布法を用いて形成する。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、第１キャップ層１１４ｃ、第１低誘電率膜１１４ｂおよび第１エッチングストッパ層１１４ａを順次にエッチングし、パターン幅が１０μｍ程度の下層シールリング用溝１２４、パターン幅が０．１μｍ程度の第１下層配線用溝１２５および第２下層配線用溝１２６を形成する。そして、全面に窒化タンタル（ＴａＮ）のようなバリア材料膜１２７をスパッタリング（ＰＶＤ）法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜１２８を成膜する。
【００１５】
次に、図９（ｂ）に示すように、第１キャップ層１１４ｃ上の不要な部分の配線材料膜１２８およびバリア材料膜１２７を除去しダマシン配線構造の下層配線を形成するために、順次に上記配線材料膜１２８およびバリア材料膜１２７のＣＭＰを行う。しかし、シールリング用溝１２４の幅は後述するように１０μｍ程度と大きくなるために、上記ＣＭＰの工程において、下層シールリング配線１１６表面においていわゆるディッシングと呼ばれる配線窪み１２９が生じる。そして、このディッシングが生じてくると、このＣＭＰ工程において、下層シールリング配線１１６周辺の第１層間絶縁膜１１４表面に対しＣＭＰの研磨パッドからの局所的な高い研磨圧力が加わり、その領域にエロージョンが発生して絶縁膜窪み１３０が形成されるようになる。
【００１６】
そして、図９（ｃ）に示すように、上記のディッシングの生じた下層シールリング配線１１６、一部でエロージョンの生じた第１層間絶縁膜１１４上に第２エッチングストッパ層１１９ａ、第２低誘電率膜１１９ｂ、第２キャップ層１１９ｃから成る第２層間絶縁膜１１９を形成し、続いて、第３エッチングストッパ層１２０ａ、第３低誘電率膜１２０ｂ、第３キャップ層１２０ｃの積層した第３層間絶縁膜１２０を上記第２層間絶縁膜１１９上に設けることになる。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２層間絶縁膜１１９と第３層間絶縁膜１２０にデュアルダマシン構造の上層シールリング用溝１３１および第１上層配線用溝１３２を、第３層間絶縁膜１２０に第２上層配線用溝１３３を形成する。ここで、上記エロージョンにより第１層間絶縁膜１１４の一部に生成した絶縁膜窪み１３０の上部では、第３層間絶縁膜１２０の表面位置は、エロージョンの生じていない他の領域の第３層間絶縁膜１２０の表面位置より窪んでしまう。
【００１７】
そして、その後のダマシン配線構造の上層配線の形成のために、導電性のバリア材料膜と配線材料膜の成膜およびＣＭＰを行うと、上記絶縁膜窪み１３０上のバリア材料膜と配線材料膜はＣＭＰ除去できないで残存するようになり、これが図７で説明したブリッジ領域１２３になる。
【特許文献１】特開平２−２７８８２２号公報
【特許文献２】特開２０００２−３５３３０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
半導体装置の層間絶縁膜に低誘電率膜を用いる場合、上述したようなシールリングの形成が必要であり、このシールリングの幅は、半導体装置の６５ｎｍ〜４５ｎｍと微細な素子寸法に比し１０μｍ程度と非常に大きくなる。これは、ダマシン配線構造体を形成するためのＣＭＰ工程、あるいは半導体チップのダイシング工程において生じ易くなる低誘電率膜のクラックを回避するために必要となるからである。なお、このクラックが生じると上述したように低誘電率膜に水分が浸入し問題を生じさせる。このクラックの発生は、低誘電率膜の低誘電率化と共に生じ易くなる。これは、低誘電率化で層間絶縁膜の機械的強度が不可避的に低減するからである。また、ダマシン配線構造体の多層化、半導体チップ面積の増加と共に上記クラックは発生し易くなる。これらのために、半導体装置の素子構造が微細化しても、上記シールリング幅の微細化は進まない。
【００１９】
そこで、少なくともその一部がダマシン配線構造になる上記のようなシールリング１０２を形成すると、シ−ルリング１０２に近接する溝配線あるいは電極パッドとの間にブリッジ領域１２３がある頻度で発生するようになる。このようなブリッジ領域が生じると、素子形成領域の溝配線あるいは電極パッドはシールリング１０２に電気的に短絡し、半導体装置の上記溝配線あるいは電極パッドが機能しなくなる。そして、半導体装置の製造工程において良品の半導体チップが低減し半導体装置の歩留まりが低下するという問題が生じる。しかも、このブリッジ領域の発生は、ダマシン配線が多層化すると共に更に顕著になってくる。
【００２０】
本発明は、上述の事情に鑑みてなされたもので、半導体装置のシールリング部において上述したブリッジ領域の発生を根本的に解決することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するために、半導体装置にかかる発明は、半導体基板上に半導体素子と配線層と複数の層間絶縁膜層とを有する半導体装置において、前記半導体素子周辺を囲うように配設されるシールリングが、前記配線層を構成する導電体材料によりダマシン配線構造に形成され、前記導電体材料で成るシールリングの所定の領域に島状の絶縁体材料が配置されている構成となっている。
【００２２】
上記発明において、好ましくは、前記島状の絶縁体材料は、前記シールリングにおいて前記半導体素子の形成領域側に偏在している。また、前記島状の絶縁体材料は、前記層間絶縁膜層を構成する絶縁膜材料で成る。
【００２３】
上記の発明において、前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳して配置されている。あるいは、前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳することなく配置され形成されている。
【００２４】
そして、好ましくは、前記島状の絶縁体材料の平面上パターンが矩形状である。あるいは、前記島状の絶縁体材料の平面上パターン寸法が０．５μｍ以上になっている。
【発明の効果】
【００２５】
本発明の構成によれば、ダマシン配線構造体を有する半導体装置において、ダマシン配線構造を含んだシールリングとシールリングに近接する溝配線あるいは電極パッドとの間で生じる電気的な短絡は皆無になり、上記半導体装置の歩留まりが向上する。
【発明を実施するための最良の形態】
【００２６】
以下に、図面を参照して本発明の好適な実施形態について説明する。この説明において全図に共通するものには共通する符号を附す。図１は半導体ウエハ上に２次元配列している半導体チップの平面図、図２は半導体チップ周縁部の一部拡大図、図３は本発明のシールリング部の断面図、図４は本発明のシールリング部の製造工程別素子断面図である。
【００２７】
図１に示すように、半導体チップ１の周縁部に沿い素子形成領域を囲うようにしてシールリング２が形成される。その一部拡大領域３は図２に示す。この実施形態のシールリング２は、従来の技術で説明したのと同様に半導体装置の配線およびビアプラグを構成する材料が多層に積層し接合して構成される。図２はダマシン配線から成る最上層の配線を示す。
【００２８】
従来の技術で説明したのと同様に、半導体装置の層間絶縁膜の溝側壁に形成され導電性のバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜（以上、導電体材料）から成るたとえば１０μｍ幅の上層シールリング配線５が設けられている。そして、上層シールリング配線５内に混在して複数の島状の絶縁体６（絶縁体材料）が形成されている。ここで、それぞれの島状の絶縁体６は平面形状が矩形であり、その寸法は０．５μｍ以上になることが好ましい。この島状の絶縁体６は、後述するが上記層間絶縁膜で構成される。そして、素子形成領域に第１上層溝配線７、第２上層溝配線８等が配設され、上層バリア層４がその周囲に設けてある。ここで、上層シールリング配線５および両上層配線は共に（デュアル）ダマシン配線構造になっている。
【００２９】
本実施形態のシールリング部の断面構造は図３に示すようになる。図３は、図２のＡ１ −Ａ１ の矢視断面図である。図３に示すように、シリコン基板９上にシリコン酸化膜から成る下地絶縁膜１０が形成され、半導体チップ周縁部の下地絶縁膜１０の所定の領域に、シリコン基板９表面に達するシールリング用コンタクト孔１１が設けられている。ここで、シールリング用コンタクト孔１１は、図１に示したように半導体チップ１の周縁部を一周するように形成される。このシールリング用コンタクト孔１１にはタングステン等の導電体で成るシールリングコンタクトプラグ１２が充填されている。同様に、素子形成領域のシリコン基板９表面に形成された拡散層、ゲート電極（不図示）に達するコンタクト孔１３が設けられ、コンタクト孔１３にタングステン等の導電体で成るコンタクトプラグ１４が充填されている。
【００３０】
そして、従来の技術で説明したのと同様にして、半導体装置の下層のダマシン配線のために、第１エッチングストッパ層１５ａ、第１低誘電率膜１５ｂ、第１キャップ層１５ｃが積層した第１層間絶縁膜１５が形成され、その所定の領域に設けられた下層シールリング用溝１６に下層バリア層１７と下層シールリング配線１８が形成され、シールリングコンタクトプラグ１２に接合されている。そして、下層シールリング用溝１６内にたとえば直方体構造の島状の下層絶縁体１９が配置されている。ここで、島状の下層絶縁体１９は、第１層間絶縁膜１５を構成する絶縁体材料で成る。ここで、下層シールリング配線１８はダマシン配線構造になっている。
【００３１】
同様にして、第１層間絶縁膜１５の所定領域の配線用溝に下層バリア層１７と第１下層溝配線２０、第２下層溝配線２１が形成され、それぞれのコンタクトプラグ１４に電気接続されている。ここで、両下層溝配線の線幅は０．１μｍ程度である。そして、第１低誘電率膜１５ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第１エッチングストッパ層１５ａ、第１キャップ層１５ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような絶縁膜である。
【００３２】
次に、第２エッチングストッパ層２２ａ、第２低誘電率膜２２ｂ、第２キャップ層２２ｃの積層した第２層間絶縁膜２２が形成され、更に、第３エッチングストッパ層２３ａ、第３低誘電率膜２３ｂ、第３キャップ層２３ｃの積層した第３層間絶縁膜２３が形成されている。そして、上記第２層間絶縁膜２２と第３層間絶縁膜２３にデュアルダマシン構造の上層シールリング用溝２４が形成され、デュアルダマシン配線構造になる上層シールリング配線５が、上記下層シールリング配線１８に接合して上層バリア層４と共に設けられている。そして、上層シールリング用溝２４内にたとえば直方体構造の島状の上層絶縁体２５が混在して形成されている。島状の上層絶縁体２５は、第３層間絶縁膜２３を構成する絶縁体材料で成り、上述した島状の下層絶縁体１９に重畳するパターン配置になっている。
【００３３】
そして、第２層間絶縁膜２２と第３層間絶縁膜２３にデュアルダマシン配線構造の第１上層溝配線７が第１下層溝配線２０に電気接続して形成され、第３層間絶縁膜２３にダマシン配線構造の第２上層溝配線８が上層バリア層４と共に形成されている。ここで、第２低誘電率膜２２ｂ、第３低誘電率膜２３ｂは、比誘電率が２．０程度のｐ−ＭＳＱ膜であり、第２エッチングストッパ層２２ａと第３エッチングストッパ層２３ａ、第２キャップ層２２ｃと第３キャップ層２３ｃは、ＳｉＣ膜、ＳｉＯＣ膜のような絶縁膜である。
【００３４】
そして、全面を被覆するように、ＳｉＣ膜あるいはＳｉＯＣ膜から成る第４エッチングストッパ層２６およびＳｉＯＮ膜から成るパッシベーション膜２７が形成されている。
【００３５】
次に、本実施形態のシールリングの製造方法について図４を参照して説明する。図４は、図２のＡ１ −Ａ１ 矢視断面における工程別素子断面図である。図４において図３と同じものは同一符号を附している。
【００３６】
図４（ａ）に示すように、従来の技術で説明したのと同様に、半導体ウエハのシリコン基板９上に周知のＣＶＤ法でシリコン酸化膜を堆積させ、ＣＭＰ法による表面平坦化を行い、下地絶縁膜１０を形成する。公知のフォトリソグラフィ技術とドライエッチング技術とで所望の領域に、上述したようなシールリング用コンタクト孔１１、コンタクト孔１３を形成し、これらのコンタクト孔にチタン、窒化チタンおよびタングステン等を充填して、シールリングコンタクトプラグ１２およびコンタクトプラグ１４を形成する。
【００３７】
続いて、第１エッチングストッパ層１５ａ、第１低誘電率膜１５ｂ、第１キャップ層１５ｃから成る第１層間絶縁膜１５を、ＣＶＤ法およびスピン塗布法を用いて形成する。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、第１キャップ層１５ｃ、第１低誘電率膜１５ｂおよび第１エッチングストッパ層１５ａを順次にエッチングし、線幅が１０μｍ程度の下層シールリング用溝１６、たとえば平面寸法が０．５μｍ〜１μｍ程度の矩形状で島状の下層絶縁体１９、線幅が０．１μｍ程度の第１下層配線用溝２８および第２下層配線用溝２９を形成する。そして、全面に窒化タンタルのようなバリア材料膜３０をＰＶＤ法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜３１を成膜する。
【００３８】
次に、図４（ｂ）に示すように、第１キャップ層１５ｃ上の不要な部分の配線材料膜３１およびバリア材料膜３０を除去するために、順次に上記配線材料膜３１およびバリア材料膜３１のＣＭＰを行う。そして、下層シールリング配線１８、第１下層溝配線２０、第２下層溝配線２１を形成する。このＣＭＰの工程においては、上述したようにシールリング用溝１６の幅は１０μｍ程度と大きいが、島状の下層絶縁体１９が存在するために、下層シールリング配線１８上において従来の技術で生じていたディッシングは起こらない。そして、このＣＭＰ工程において、下層シールリング配線１８周辺の第１層間絶縁膜１５表面に対してエロージョンが発生することもない。
【００３９】
このようにした後、図４（ｃ）に示すように、表面が同一平面になる、下層シールリング配線１８、島状の下層絶縁体１９、第１層間絶縁膜１５、第１下層溝配線２０および第２下層溝配線２１上に、上述した第２エッチングストッパ層２２ａ、第２低誘電率膜２２ｂ、第２キャップ層２２ｃから成る第２層間絶縁膜２２を形成し、続いて、第３エッチングストッパ層２３ａ、第３低誘電率膜２３ｂ、第３キャップ層２３ｃの積層した第３層間絶縁膜２３を上記第２層間絶縁膜２２上に設ける。そして、公知のフォトリソグラフィ技術とドライエッチング技術とで、上記第２層間絶縁膜２２と第３層間絶縁膜２３に上層シールリング用溝２４、第１上層配線用溝３２、第２上層配線用溝３３を形成する。そして、全面に窒化タンタルのようなバリア材料膜をＰＶＤ法で堆積し、更に、メッキ法等を用いてＣｕ膜のような配線材料膜を成膜し、第３キャップ層２３ｃ上の不要な部分の配線材料膜およびバリア材料膜をＣＭＰで除去する。このようにして、上層バリア層４と共に、上層シールリング配線５、第１上層溝配線７、第２上層溝配線８を形成する。ここで、上層シールリング配線５は下層シールリング配線１８に接合し、第１上層溝配線７は第１下層溝配線２０に電気接続する。
【００４０】
そして、第４エッチングストッパ層２６およびパッシベーション膜２７をＣＶＤ法で成膜し図３に示すダマシン配線構造体を有しシールリングの形成された半導体装置が完成する。
【００４１】
次に、本発明の実施形態の別の変形例について図５を参照して説明する。この例は、シールリング２において上述した島状の下層絶縁体１９と島状の上層絶縁体２５とのパターン配置に位置ズレが生じるようになっている。ここで、その他は図２で説明したのと同じ構造である。半導体装置の層間絶縁膜の溝側壁に形成されバリア材料膜から成る上層バリア層４、溝内に埋め込まれ配線材料膜から成るたとえば１０μｍ幅の上層シールリング配線５が設けられる。そして、上層シールリング配線５内に混在して複数の島状の上層絶縁体２５が、図３で説明した下層シールリング配線１８に設けた島状の下層絶縁体１９のパターン配置に重なることのないように形成されている。この場合も、それぞれの島状の絶縁体６は平面形状が矩形であり、その寸法は０．５μｍ以上であり好ましくは１．０μｍになることが好ましい。
【００４２】
上述した好適な実施形態により、ダマシン配線構造体を有する半導体装置において、ダマシン配線構造を含んだシールリングとこのシールリングに近接する溝配線あるいは電極パッドとの間で生じていた電気的に短絡は皆無になり、半導体装置の歩留まりが向上する。また、この実施形態により、シールリングの幅を広くしても、上記のディッシングに起因のブリッジ領域の発生はなく、シールリング幅を広くすることできる。そして、上述したような層間絶縁膜のクラック発生による低誘電率膜への水分の浸入をなくすることができる。また、半導体装置においてダマシン配線の多層化も容易になる。更には、ダマシン配線構造体の層間絶縁膜の低誘電率化が容易になり、半導体装置の高速化が促進される。
【００４３】
以上、本発明の好適な実施形態について説明したが、上述した実施形態は本発明を限定するものでない。当業者にあっては、具体的な実施態様において本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００４４】
例えば、島状の絶縁体の平面形状は矩形以外にも種々の形態がある。図２，５では、その平面形状が正方形になる場合について示しているが、その他に円形、楕円形、任意の閉曲線で囲まれる形状の場合でも本発明は適用できる。また、シールリングが、ダマシン配線構造と非ダマシン配線構造の重層構造の場合でも同様に適用できる。そして、シールリングが２層以上の多層構造に形成される場合でも同様に適用できる。
【００４５】
また、本発明の島状の絶縁体としては、上述したようなダマシン配線を形成する層間絶縁膜の他に、シールリングを形成する領域の層間絶縁膜上に薄いシリコン窒化膜のようにＣＭＰ工程での研磨耐性の高い絶縁膜を積層したものを用いてもよい。
【００４６】
また、本発明のシールリングにおいて、下層シールリング配線と上層のシールリング配線のような配線およびビアプラグを構成する導電体材料が多層に積層し接合する場合に、これらの接合部は必ずしも電気的に接続する必要はなく、吸湿性あるいは透湿性の低いシリコン窒化膜あるいはシリコン酸窒化膜のような絶縁膜がそれらの間に介在していてもよい。
【００４７】
また、本発明の低誘電率膜としては、ｐ−ＭＳＱ膜と同様に、シロキサン骨格を有する他の絶縁膜あるいは有機高分子を主骨格とした絶縁膜、更にはこれらを多孔質化した絶縁膜を用いることができる。なお、上記シロキサン骨格を有する絶縁膜には、シルセスキオキサン類の絶縁膜であるＳｉ−ＣＨ3結合、Ｓｉ−Ｈ結合、Ｓｉ−Ｆ結合のうち少なくとも１つの結合を含むシリカ膜があり、有機高分子を主骨格とした絶縁膜には、有機ポリマーで成るＳｉＬＫ（登録商標）がある。そして、シルセスキオキサン類の絶縁膜としてよく知られた絶縁材料には、上記ＭＳＱの他、ハイドロゲンシルセスキオキサン（ＨＳＱ：Hydrogen Silsesquioxane)、メチレーテッドハイドロゲンシルセスキオキサン（ＭＨＳＱ：Methylated Hydrogen Silsesquioxane）等がある。
【００４８】
また、上述したエッチングストッパ層あるいはキャップ層としては、ＳｉＣＮ膜、ＳｉＮ膜（シリコン窒化膜）、ＳｉＯ２膜、ＳｉＯＦ膜あるいはＳｉＯＮ膜を用いてもよい。そして、上述したバリア層となるバリア材料膜しては、Ｔａ膜、Ｗ膜、ＷＮ膜、ＷＳｉＮ膜、Ｔｉ膜、ＴｉＮ膜、ＴｉＳｉＮ膜を用いてもよい。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態にかかるシールリングを示す半導体チップの平面図である。
【図２】同シールリングを示す半導体チップ周縁部の拡大した平面図である。
【図３】同シールリングを示す半導体チップ周縁部の断面図である。
【図４】同シールリングの製造工程別素子断面図である。
【図５】本発明の実施形態における別の例のシールリングを示す半導体チップ周縁部の拡大した平面図である。
【図６】従来の技術にかかるシールリングを示す半導体チップの平面図である。
【図７】同シールリングを示す半導体チップ周縁部の拡大した平面図である。
【図８】同シールリングを示す半導体チップ周縁部の断面図である。
【図９】同シールリングの製造工程別素子断面図である。
【符号の説明】
【００５０】
１ 半導体チップ
２ シールリング
３ 一部拡大領域
４ 上層バリア層
５ 上層シールリング配線
６ 島状の絶縁体
７ 第１上層溝配線
８ 第２上層溝配線
９ シリコン基板
１０ 下層絶縁膜
１１ シールリング用コンタクト孔
１２ シールリングコンタクトプラグ
１３ コンタクト孔
１４ コンタクトプラグ
１５ 第１層間絶縁膜
１６ 下層シールリング用溝
１７ 下層バリア層
１８ 下層シールリング配線
１９ 島状の下層絶縁体
２０ 第１下層溝配線
２１ 第２下層溝配線
２２ 第２層間絶縁膜
２３ 第３層間絶縁膜
２４ 上層シールリング用溝
２５ 島状の上層絶縁体
２６ 第４エッチングストッパ層
２７ パッシベーション膜
２８ 第１下層配線用溝
２９ 第２下層配線用溝
３０ バリア材料膜
３１ 配線材料膜
３２ 第１上層配線用溝
３３ 第２上層配線用溝
【特許請求の範囲】
【請求項１】
半導体基板上に半導体素子と配線層と複数の層間絶縁膜層とを有する半導体装置において、
前記半導体素子周辺を囲うように配設されるシールリングが、前記配線層を構成する導電体材料によりダマシン配線構造に形成され、前記導電体材料で成るシールリングの所定の領域に島状の絶縁体材料が配置されていることを特徴とする半導体装置。
【請求項２】
前記島状の絶縁体材料は、前記シールリングにおいて前記半導体素子の形成領域側に偏在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記島状の絶縁体材料は、前記層間絶縁膜層を構成する絶縁膜材料で成ることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳して配置されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳しないように配置されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項６】
前記島状の絶縁体材料の平面上パターンが矩形状であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記島状の絶縁体材料の平面上パターン寸法が０．５μｍ以上であることを特徴とする請求項６に記載の半導体装置。
【請求項１】
半導体基板上に半導体素子と配線層と複数の層間絶縁膜層とを有する半導体装置において、
前記半導体素子周辺を囲うように配設されるシールリングが、前記配線層を構成する導電体材料によりダマシン配線構造に形成され、前記導電体材料で成るシールリングの所定の領域に島状の絶縁体材料が配置されていることを特徴とする半導体装置。
【請求項２】
前記島状の絶縁体材料は、前記シールリングにおいて前記半導体素子の形成領域側に偏在していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記島状の絶縁体材料は、前記層間絶縁膜層を構成する絶縁膜材料で成ることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳して配置されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記シールリングは互いに接合する上層のダマシン配線構造体と下層のダマシン配線構造体の多層構造に形成され、前記上層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料と、前記下層のダマシン配線構造体の所定の領域に設けられた島状の絶縁体材料とが重畳しないように配置されていることを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項６】
前記島状の絶縁体材料の平面上パターンが矩形状であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記島状の絶縁体材料の平面上パターン寸法が０．５μｍ以上であることを特徴とする請求項６に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００６−５０１１（Ｐ２００６−５０１１Ａ）
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願番号】特願２００４−１７７２５９（Ｐ２００４−１７７２５９）
【出願日】平成１６年６月１５日（２００４．６．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成１８年１月５日（２００６．１．５）
【国際特許分類】
【出願日】平成１６年６月１５日（２００４．６．１５）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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