【課題】電源供給能力が高い半導体装置を提供する。
【解決手段】本発明の半導体装置１（１００）は、機能回路２１が形成された半導体基板２と、機能回路２１の中央部Ｏの直上位置近傍を通る基幹配線３３と、基幹配線３３の端部に接続された電源パッド４と、機能回路２１の略中央部と基幹配線３３とを接続する接続配線３４、５、６と、を備え、基幹配線３３と電源パッド４とは同一層に形成される。このような構成により、半導体基板の機能回路の中央部近傍に効率良く電源供給を行うことができ、電源供給能力が高い。 （もっと読む）

【課題】ローカルインタコネクトを備えた半導体装置を提供する。
【解決手段】ローカルインタコネクトを備えた半導体装置であって、基板上に配置され、実質的に同一線上にある第１ゲート線構造と第２ゲート線構造、前記第１ゲート線構造の両側の前記基板に形成された第１対ソース／ドレイン領域と前記第２ゲート線構造の両側の前記基板に形成された第２対ソース／ドレイン領域、及び前記第１ゲート線構造と前記第２ゲート線構造の両側の前記基板上に配置され、それらが前記第１対ソース／ドレイン領域のうちの１つと前記第２対ソース／ドレイン領域のうちの１つに接続された一対の導電線を含む半導体装置。 （もっと読む）

【課題】配線間のショート欠陥を容易に修理できるようにした有機電界発光表示装置の配線修理構造及びその修理方法を提供すること。
【解決手段】第１配線２０及び第２配線４０の間で発生したショート欠陥を修理する有機電界発光表示装置の配線修理構造において、第１配線２０とのショート欠陥部分が切断されて切断された部分が残りの部分と断絶された第２配線４０と、第２配線４０と隣接するように配置され、ショート欠陥部分と隣接した一領域が切断されて切断された部分が残りの部分と断絶された第３配線５０と、第２配線４０が第３配線５０の切断された部分を通じて電気的な連結状態を維持するように第２配線４０の残りの部分と第３配線５０の切断された部分を電気的に連結する第１リペアパターンＲＰ１と、を備える。 （もっと読む）

【課題】 Ｍｎを含むバリア層を有するＣｕ配線の高抵抗化を防止する半導体装置、および半導体装置の製造方法を提供する。
【解決手段】 半導体基板上方に形成された酸素を含有する絶縁層と、絶縁層中に形成された第１配線と、絶縁層中に形成され、第１配線と接続し、且つマンガン、酸素、及び銅からなる第２配線と、絶縁層内に形成され、第２配線と接続し、第１配線と離間して形成され、且つマンガン、酸素、及び銅によって埋め込まれた突起部と、を有し、突起部は、第２配線の下側に形成されており、突起部は、ビア形状および／または溝形状を有し、第２配線は、突起部よりも配線幅が太い。 （もっと読む）

【課題】回路パターンの上に形成される薄膜の膜厚をより正確に予測し得る膜厚予測方法を提供する。
【解決手段】膜厚予測方法にあっては、第２の被処理層の断面形状に関する第１の実測データベース、回路パターンの周辺長と第２の被処理層の厚さとの関係に関する第２の実測データベース、第２の被処理層の平坦化レートに関する第３の実測データベース、第２の被処理層の基準膜厚Ｔ_blkを予め求めておき、基板の上に形成すべき第１の被処理層を所定の大きさの碁盤目状のメッシュに区切り、各メッシュ（ｉ，ｊ）におけるパターン面積率α_ij、回路パターンの周辺長Ｌ_ij、第２の被処理層の初期厚さＴ_{2_INI_ij}、基準膜厚Ｔ_blk、第１の実測データベース、第２の実測データベース及び第３の実測データベースに基づき、第２の被処理層の初期膜厚予測値Ｐｒ_ij及び第２の被処理層の平坦化量Ｈ_ijを求め、第２の被処理層を平坦化した後の第２の被処理層の膜厚を予測する。 （もっと読む）

【課題】光学式欠陥検査に適した配線パターンを自動生成できるようにする。
【解決手段】配線パターンを自動生成に必要な情報を取得する情報取得手段４ａと、前記情報取得手段４ａが取得した各情報を基に、各パッド間を全て同角の配線で接続するために必要となる補正量を算出する補正量算出手段４ｃと、一方のパッド群における各パッドからは基準方向に対して同角で傾斜する配線が延び、他方のパッド群における各パッドからは前記補正量算出手段が算出した補正量の分だけ前記基準方向との直交方向に配線が延びるように、各パッド間を導通させる配線のレイアウトパターンを決定する配線処理手段４ｄと、を備えて配線パターン生成装置を構成する。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】半導体基板に形成されたダミーパターンを有するフィールド領域を有し、このフィールド領域をよぎる貫通電極が形成される半導体装置において、貫通電極の側壁に生じるノッチの発生を確実に防止することにより、品質および信頼性の安定性を図る。
【解決手段】
複数の能動素子が形成されているアクティブ領域と、アクティブ領域以外のフィールド領域とを有する半導体基板と、能動素子のいずれかに電気的に接続された少なくとも１つの電極パッドと、を含む。半導体基板の裏面からフィールド領域を経由して電極パッドに電気的に接続された少なくとも１つの貫通電極が形成される。フィールド領域は、半導体基板に絶縁膜を形成することにより得られる絶縁領域と絶縁領域内に半導体基板の基材を残すことにより得られるダミー部が設けられている。貫通電極の外縁が絶縁領域とダミー部との界面と交差しない位置にダミー部を設ける。 （もっと読む）

【課題】ＴＦＴに接続された各配線を形成する際のプラズマエッチング工程においてチャージアップに起因するプラズマダメージが生じることを防止する。
【解決手段】ＴＦＴ１０のソース領域１３ｓに接続されたソース配線１７ｓ、ＴＦＴ１０のドレイン領域１３ｄに接続されたドレイン配線１７ｄ、およびＴＦＴ１０に対して電気的に接続されない配線１８を共通のプラズマエッチング工程によって形成する際、ソース配線１７ｓとドレイン配線１７ｄとの間隔を、ソース配線１７ｓと配線１８との間隔およびドレイン配線１７ｄと配線１８との間隔よりも狭くする。 （もっと読む）

【課題】細幅配線間のＴＤＤＢ寿命の低下、および細幅配線間のショートによる歩留まり低下を抑制する半導体装置を提供する。
【解決手段】半導体装置１０は、ダマシン配線からなる配線層を有し、０．５μｍ以上の幅を有する第１の配線１２と、前記第１の配線１２に隣接し前記第１の配線１２から０．５μｍ未満の間隔で配置された第２の配線１４と、前記第２の配線１４に隣接し前記第１の配線１２から０．５μｍ以下の間隔で配置された第３の配線１６と、を備え、前記第２および第３の配線は同電位を有するよう構成されている。 （もっと読む）

【課題】 集積回路（ＩＣ）デバイスのための相互接続構造を提供する。
【解決手段】 集積回路（ＩＣ）デバイスのための相互接続構造は、第１の幅ｗ_１で形成された１つ以上のセグメント及び１つ以上の追加の幅Ｗ_２・・・ｗ_Ｎで形成された１つ以上のセグメントを有する細長い導電性ラインを備え、第１の幅は前記１つ以上の追加の幅のそれぞれよりも狭く、１つ以上の追加の幅で形成された１つ以上の導電性セグメントの全長Ｌ_２・・・Ｌ_Ｎに対する第１の幅で形成された１つ以上の導電性セグメントの全長Ｌ_１の関係は、導電性ラインの全長Ｌ＝Ｌ_１＋Ｌ_２＋・・・Ｌ_Ｎが臨界長さに関係なく最小の所望の設計長さを満足するように、導電性ラインに流れる電流の所定の大きさに対して、エレクトロマイグレーション・ショート・レングス効果の利点が維持されるように選択される。 （もっと読む）

【課題】実用上十分な動作速度およびエレクトロマイグレーション耐性を有する半導体装置を製造する。
【解決手段】半導体基板の上面に層間絶縁膜１０１が形成されており、層間絶縁膜１０１内に下層配線１０５が形成されている。層間絶縁膜１０１の上面および下層配線１０５の上面にはライナー絶縁膜１０６が形成されており、ライナー絶縁膜１０６の上面には層間絶縁膜１０８が形成されている。層間絶縁膜１０８内に上層配線１１３が形成されており、下層配線１０５と上層配線１１３とはビア１０９を介して接続されている。そして、ビア周辺領域１４０に形成されたライナー絶縁膜１０６の膜厚は、ビア周辺領域１４０の外側に形成されたライナー絶縁膜１０６の膜厚よりも厚い。 （もっと読む）

【課題】フォトマスクパターンがＯＰＣによって従来技術よりも更に容易に補正できるラインとピックアップパッドとを含む回路構造およびそのフォトマスクを提供する。
【解決手段】回路構造とそれを定義するフォトマスクを提供する。回路構造が複数のピックアップパッド３２０と平行な複数のライン３１０とを含み、連続的に配列されたラインの一部にそれぞれ１つのピックアップパッドが配置される。１つのピックアップパッドを配置された任意のラインのピックアップパッドが、ラインの一側において隣接するラインの不連続点３３０を通過して、次のラインに接続される。フォトマスクが上記ラインを定義する複数のラインパターンと前記ピックアップパッドを定義する複数のピックアップパッド定義パターンとを有する。 （もっと読む）

【課題】安定した利得が得られるアンテナ素子を備えた半導体装置、通信モジュールおよび電子機器を提供すること。
【解決手段】半導体装置１０は、能動素子が形成された能動面１ａを有する半導体基板１と、能動面１ａ上に少なくとも１層以上の絶縁性樹脂層を介して設けられた第１の配線層８と、第１の配線層８に形成されたスロットアンテナ１１と、スロットアンテナ１１に接続された共振用キャパシタ１３とを備え、スロットアンテナ１１は、矩形状の開口部１１ｂを有する平面型のアンテナ素子である。 （もっと読む）

【課題】半導体装置のワイヤ流れによる不具合の発生を防止することが可能な技術を提供すること。
【解決手段】本発明の一態様に係る半導体装置１０は、半導体チップ１１に設けられた回路ブロック１２と、回路ブロック１２上に設けられた接続パッド１５（１ｂｒ）と、接続パッド１５（１ｂｒ）と電気的に接続され、ボンディングされるボンディングパッド１７（１）とを備え、回路ブロック１２は、接続パッド１５（１ｂｒ）を介してボンディングパッド１７（１）と接続される。 （もっと読む）

【課題】回路パターンの形状のばらつきを抑制しつつ、半導体装置を小型化することができる半導体装置を提供する。
【解決手段】この半導体装置１０は、複数の回路パターン１４０及び第１のダミーパターン１４２を備える。複数の回路パターン１４０は、互いに等間隔で配置され、回路の一部として使用される。複数の回路パターン１４０は、最も外側に位置する２つの回路パターン１４０ｂと、他の回路パターン１４０ａに分けられる。第１のダミーパターン１４２は、２つの回路パターン１４０ｂそれぞれの外側に配置されている。回路パターン１４０ｂと第１のダミーパターン１４２の間隔は、回路パターン１４０の配置間隔Ｓに等しい。そして、第１のダミーパターン１４２の幅Ｗ₂はいずれの回路パターン１４０の幅Ｗ₁より狭く、例えば最小デザインルールで規定されている幅である。 （もっと読む）

【課題】製造工程時間の増加を招くことなく、複数の凹部に埋め込まれた部材表面の平坦性を向上することのできる技術を提供する。
【解決手段】相対的に面積の大きい第１ダミーパターンＤＰ_１と相対的に面積の小さい第２ダミーパターンＤＰ_２とをダミー領域ＦＡに配置することによって、素子形成領域ＤＡとダミー領域ＦＡとの境界ＢＬ近くまでダミーパターンを配置することができる。これにより、分離溝内に埋め込まれた酸化シリコン膜の表面の平坦性をダミー領域ＦＡの全域において向上することができる。さらに、ダミー領域ＦＡのうち相対的に広い領域を上記第１ダミーパターンＤＰ_１で占めることで、マスクのデータ量の増加を抑えることができる。 （もっと読む）

【課題】ワードラインの抵抗が減少され、活性ピラー間の絶縁膜のエッチング過程における窒化膜損失が最小化される垂直チャネルトランジスタの形成方法及びそのトランジスタを備えた半導体素子を提供すること。
【解決手段】基板上に、活性ピラーの各々の下部を取り囲んでいるゲート電極（８０５）を備える前記活性ピラーを形成するステップと、前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜（８０７Ａ）を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向にわたって露出させ、前記ギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、残留する前記第１絶縁膜の上に前記ギャップ領域を埋め込むように導電膜を形成するステップと、前記ゲート電極を外周表面の全方向にわたって取り囲んで前記接続するワードラインを形成するために、前記導電膜をパターニングするステップと、を含む。 （もっと読む）

【課題】半導体装置の信頼性を向上させる。
【解決手段】半導体素子１１は、半導体素子１１の主面に形成された電極パッド１０と、半導体素子１１の主面及び電極パッド１０の周辺部を被覆することにより、電極パッド１０表面に露出領域を画定するカバー層１２と、カバー層１２及び電極パッド１０の露出領域を被覆するとともに、電極パッド１０の中心を基準として点対称となる部位に、露出領域に到達し且つカバー層１２を露出させる貫通孔１３ｈを有する絶縁層１３と、を備える。このような構成の半導体装置１によれば、半導体装置の信頼性が向上する。 （もっと読む）

パターン化された接地平面を有するインダクタが、説明される。一設計においては、インダクタは、第１の層上に形成された導体と、その導体の下の第２の層上に形成されたパターン化された接地平面と、を含む。パターン化された接地平面は、オープンな中心エリアと、導体の形状に整合した形状と、を有する。パターン化された接地平面は、複数のシールド、例えば、八角形の形状の導体の８つの辺についての８つのシールド、を含んでいる。各シールドは、導体に垂直に形成された複数のスロットを有する。パターン化された接地平面を別個のシールドへと分割することと、各シールド上にスロットを形成することとは、パターン化された接地平面上の渦電流の流れを防止するのに役立ち、これは、インダクタのＱを改善することができる。複数の相互接続は、複数のシールドを回路接地へと結合し、この回路接地は、導体の中心に位置することができる。
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