【課題】ＭＩＭキャパシタの構造破壊に起因するリーク電流の上昇を低減する構成を備えた半導体装置を提供することを課題とする。
【解決手段】複数の下層配線１１を備える下層配線層１０と、下層配線層１０の上方に設けられる、下部電極２１と容量誘電膜２２と平面形状が下部電極２１より小さい上部電極２３とを下からこの順に積層したＭＩＭキャパシタ２０と、ＭＩＭキャパシタ２０の上方に設けられ、ビア４０、４１を介して下部電極２１および上部電極２３のそれぞれに接続する複数の上層配線３１を備える上層配線層３０と、を備えた半導体装置であって、上部電極２３の平面形状は矩形に構成され、上部電極２３の平面のいずれか一以上の辺であるエッジ部の直下には下層配線１１が配置されていない半導体装置を提供する。 （もっと読む）

【課題】対向する金属配線を有する配線構造において特性の安定化や性能の向上を図ると共に高耐圧化を実現する。
【解決手段】配線設計装置は、対向する金属配線間に与えられる最大の電位差をＶ_maxとしたときに配線間距離ｄ_minを与える関係式Ｖ_max＝Ａ×ｌｎ（ｄ_min／ｄ０）＋Ｂ（Ａ，Ｂは定数、ｄ０は基準となる距離）を予め記憶する記憶部１と、金属配線間の距離を、想定される最大電位差Ｖ_maxに対してＶ_max＝Ａ×ｌｎ（ｄ_min／ｄ０）＋Ｂにより得られる配線間距離ｄ_min以上として設定する設計部２とを備える。 （もっと読む）

【課題】従来よりも簡単にダミーパターンを配置し、スクライブ領域に隣接した半導体チップの形成領域において、層間絶縁膜が薄くなるのを抑制する方法を提供する。
【解決手段】配線層を備えた半導体チップの形成領域と、該形成領域を囲むスクライブ領域とを備えた半導体チップにおいて前記配線層と同じ層からなるダミーパターンを配置する方法であって、前記配線層から少なくとも所定距離だけ離間する位置に第１のダミーパターンを設定する段階と、前記スクライブ領域に隣接する所定幅の範囲内において、前記配線層から少なくとも所定距離だけ離間しかつ前記第１のダミーパターンから少なくとも所定距離だけ離間する位置に第２のダミーパターンを設定する段階と、を備えたダミーパターンの配置方法を提供することによって、上記課題を解決できる。 （もっと読む）

集積回路及び形成方法は、少なくとも１つの直線的に延在する導電配線の斜端に形成されたコンタクト領域を提供する。実施形態では、コンタクトランディングパッドを有する導電配線は、マスク材料に配線をパターン化することと、材料配線の延在方向に対して角度を形成するために少なくとも１つの材料配線を切断することと、マスク材料の斜端面から拡張部を形成することと、前記材料配線及び拡張部をマスクとして用いてエッチングすることによって基本的な半導体をパターン化することとによって形成される。他の実施形態では、少なくとも１つの導電配線は、斜端面を作るように導電配線の延在方向に対して角度を付けて切断されるとともに、電気的コンタクトランディングパッドは、斜端面にコンタクトして形成される。 （もっと読む）

【課題】 端子の先端に、水平方向に突出する突起を所望の形状で形成できる電気接点の製造方法を提供すること。
【解決手段】 母材を、電気接点２０Ａの形状にパターニングされたマスク３０で覆ってエッチング液で母材の不要な部分を除去することにより、電気接点２０Ａを形成する。電気接点２０Ａの先端２４の第１の突起２４ａ及び第２の突起２４ｂは、マスクの先端３４に設けた突起形成部３１ａ，３１ｂにより形成されるが、突起形成部３１ａ，３１ｂの形状を突起の形状及び形成領域のＬ／Ｓ（ラインアンドスペース）の比率に応じて調整することにより、前記第１の突起２４ａ及び第２の突起２４ｂを所望の形状で形成することが可能となる。 （もっと読む）

【課題】半導体装置内の埋め込みコンタクトホールを簡略な工程で形成するための半導体装置の製造方法を提供する。
【解決手段】シリコン基板１０１上に１又は複数の半導体素子が作り込まれてなる半導体装置に埋め込みコンタクトを形成するにあたり、半導体素子層の全面に層間絶縁膜１０９を形成する（第１工程）。次いで、半導体装置内のシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂからなる２つの領域が露出するように層間絶縁膜にコンタクトホール１０９ａを形成する（第２工程）。そして、コンタクトホールから露出しているシリコン１０６、１０７、ポリシリコン１０４Ａ、１０４Ｂ、又は金属シリサイド１０８Ａ，１０８Ｂの表面に無電解めっき法により選択的に金属膜１１１を形成する（第３工程）。 （もっと読む）

【課題】タイミングマージンの厳しい信号のメタル配線における膜厚変動を抑制することのできる半導体集積回路設計装置および半導体集積回路設計方法を提供する。
【解決手段】半導体集積回路設計装置１は、指定信号メタルパターン抽出部１１が、指定された信号名のメタルパターンを記憶装置１０００に格納されたレイアウトデータから抽出し、メタルパターン周囲領域設定部１２が、指定信号メタルパターン抽出部１１により抽出されたメタルパターンの周囲に所定の領域を設定し、メタル被覆率評価部１３が、メタルパターン周囲領域設定部１２により設定された周囲領域のメタル被覆率を算出して、そのメタル被覆率が所定値以上あるかどうかを評価し、メタル被覆率が所定値未満と評価されたときは、ダミーメタル挿入部１４が、上述の周囲領域にダミーメタルを挿入する。 （もっと読む）

【課題】連続した耐湿リングを備える半導体装置を製造すること。
【解決手段】直線状に延びる第1延伸部パターン21apと第1延伸部パターン21apと直交する方向に延びる垂直部パターン22pとを有するマスクP1と、直線状に延びる第2延伸部パターン22bpを有するマスクP1'とを用いて、耐湿リング20の溝形状のビアパターンを露光する半導体装置の製造方法であって、第1マスクP1又は第2マスクP1'の何れか一方を用いて、耐湿リング20の溝形状のビアパターンを露光し、次に、他方のマスクを用いて、耐湿リング20の溝形状のビアパターンを露光し、垂直部パターン22pによって露光された部分22mと、第2延伸部パターン21bpによって露光された部分21bmとが直交し且つ第１延伸部パターン21apによって露光された部分21amと、第２延伸部パターン21bpによって露光された部分21bmとが離間するように露光する。 （もっと読む）

【課題】半導体デバイスに対する多様な要求に対し、柔軟に対応することができる半導体デバイスを提供する。
【解決手段】基板（２）と、ゲート絶縁膜（６）を介して基板（２）の上に設けられるゲート電極（３）と、ゲート電極（３）に隣接して配置されるサイドウォール（５）とを具備する半導体装置（１）を構成する。ゲート電極（３）は、引き出し電極部分（３−２）と実効ゲート電極部分（３−１）とを備えることが好ましい。また、引き出し電極部分（３−２）は、第１方向に沿って延伸する素子分離（９）の上に形成され、第１方向に沿った第１側面（１６）（１７）を有する部分とする。実効ゲート電極部分（３−１）は、素子分離（９）で分離される領域の上に形成され、第１側面（１６）（１７）を含む面に交差する面に沿った第２側面を有する部分とする。サイドウォール（５）は、第１側面（１６）（１７）を覆うことなく第２側面を覆うものとする。 （もっと読む）

【課題】低電圧化による誤動作を抑制した半導体装置を提供する。
【解決手段】複数のメモリセルと、センスアンプと、外部と電気的に接続するための複数のパッドを含む、１または複数のパッド列とを有し、パッド列は、パッド列の端部およびパッド列の内部に配置された、センスアンプに接地電位を供給するための複数のセンスアンプ接地用パッドと、少なくとも信号を入力するための信号用パッドとを含み、センスアンプ接地用パッドと信号用パッドの間に、信号用パッドを除く、他の種類のパッドが少なくとも１つ配置されている構成である。 （もっと読む）

【課題】
厚い配線を形成すると、絶縁膜との間に剥離が生じやすい。
【解決手段】
半導体装置は、複数の半導体素子を形成した半導体基板と、半導体基板上方において、半導体基板表面とほぼ平行な第１レベルに延在する第１の配線パターンであって、異なるレベルの配線またはパッドとの接続領域を含む平面形状を有し、第１の厚さを有する主配線領域と主配線領域の側壁から１つ以上の段差を形成して外側に張り出し、第１の厚さより薄い第２の厚さを有し、主配線領域から連続する張り出し配線領域とを有する第１の配線パターンと、第１の配線パターンを囲む第１の絶縁領域と、を有する。 （もっと読む）

【課題】ゲートストリップを二回のカット工程によって端部を改善する製造方法の提供。
【解決手段】第１アクティブ領域４０と、第２アクティブ領域４２とを有する基板を提供するステップと、基板にゲート電極層を形成するステップと、第１ゲートストリップ６０と、第１ゲートストリップに実質的に平行する第２ゲートストリップ６２と、第１アクティブ領域と第２アクティブ領域の間に位置して、第１ゲートストリップと第２ゲートストリップに平行していないが、互いに接続する犠牲ストリップ６６とを残すように、ゲート電極層をエッチングするステップと、第１ゲートストリップと第２ゲートストリップの一部を覆い、犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部を開口部に露出させる遮蔽部を形成するステップと、開口部に露出される犠牲ストリップ及び第１ゲートストリップと第２ゲートストリップの一部をエッチングするステップを含む。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層（４００）の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 （もっと読む）

【課題】バンプの配列に疎密差があったときに発生する応力を緩和できる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】電極端子群を備える配線基板と、バンプ３群が形成されたバンプ形成面７を備え、バンプ３群が前記電極端子群と対向するように前記配線基板上に実装された半導体チップとを具備し、バンプ形成面７は、バンプ３が配置された領域の面積密度が第１密度である第１領域９と、バンプ３が配置された領域の面積密度が前記第１密度よりも小さい第２密度である第２領域１０と、第１領域９と第２領域１０との境界部分に設けられた第３領域１１とを備え、第３領域１１は、バンプ３が配置された領域の面積密度が、前記第２密度よりも大きく、前記第１密度よりも小さい。 （もっと読む）

【課題】リバースエンジニアリングに対して集積回路構造を偽装するための技術及び構造を提供する。
【解決手段】集積回路構造は、制御された外形を有する材料の複数の層により構成される。シリサイド金属層は、基板の活性領域において備えられ、活性領域に隣接して接続しているチャネル接続においてギャップを有する。そのチャネルはチャネルブロック構造を有し、チャネルブロック構造は、導電性又は絶縁性のどちらかであるように、リバースエンジニアリングにおいて識別可能であるようにみえる。 （もっと読む）

【課題】 従来のエアギャップ構造より、さらに容量及び容量ばらつきを低減することができる。
【解決手段】 基板上の絶縁膜１７上に、銅を主成分として含む配線２６を形成する。それから、リザーバーパターン用絶縁膜２１、２２及びバリア絶縁膜２９を形成し、配線２６の上面および側面上と絶縁膜１７及び絶縁膜２９上に銅の拡散を抑制または防止する機能を有する絶縁膜３１を形成する。このとき、狭い配線間スペース底部の絶縁膜１７の膜厚保は、配線２６上の絶縁膜３１の膜厚より、薄く成膜することで細線ピッチの配線容量を効率良く低減する。その後、低誘電率からなる絶縁膜３６及び絶縁膜３７を成膜する。その際、配線２６の隣接配線間において、対向する配線側面の上方での堆積速度が下方での堆積速度より大きくなるように絶縁膜３６を形成し、エアギャップを形成する。最後に、層間ＣＭＰによって、絶縁膜３７を平坦化する。 （もっと読む）

【課題】繋ぎ露光において、マスクパターンの一端部を幅広に形成したマスクを使用しなくても、マスクの相対的な位置ずれに伴う配線抵抗の増大や配線信頼性の低下などの電気的な特性劣化を抑制する。
【解決手段】本発明の半導体装置は、半導体基板上で隣り合う第１の露光領域及び第２の露光領域のうち、第１の露光領域に第１の露光マスクを用いて形成された第１配線パターン101と、第１配線パターン101と繋ぎ合わせるための配線パターンとして、第１配線パターン101と同層でかつ第２の露光領域に第２の露光マスクを用いて形成された第２配線パターン102と、第１配線パターン101と第２配線パターン102との繋ぎ合わせ部分に形成されたビア103,104と、ビア103,104の間に形成された繋ぎパターン105とを備える。 （もっと読む）

【課題】製造バラツキに関わらず、切断箇所を制御できる構成の電気ヒューズを得る。
【解決手段】半導体装置２００は、基板（不図示）上に形成された上層ヒューズ配線１１２、下層ヒューズ配線１２２、および上層ヒューズ配線１１２の一端と接続され、上層ヒューズ配線１１２と下層ヒューズ配線１２２とを接続するビア１３０から構成される電気ヒューズ１００を含む。上層ヒューズ配線１１２には、一端側で配線幅が狭くなった幅変動領域１１８が設けられている。 （もっと読む）

【課題】ワード線の抵抗の低減及びワード線間容量の低減が可能な半導体装置を提供する。
【解決手段】ワード線３Ａ及び３Ｂ方向に延在し、隣接する２つのセル列（Ｌ_４ｎ＋１とＬ_４ｎ＋２、Ｌ_４ｎ＋３とＬ_４ｎ＋４）を１本のワード線３Ａ，３Ｂで接続することを特徴とする半導体装置５０を採用する。 （もっと読む）