【課題】規格により規定された速度による信号の転送を実現し、半導体装置やそれを内蔵した電子機器の誤動作を防止する。
【解決手段】第１の半導体素子１０１の導体配線層１０６に、パッケージ基板１００の信号端子１０３と第２の半導体素子１０２の信号端子１１７とを接続する信号線導体１１３ａと、パッケージ基板１００の電源端子１０４と第２の半導体素子１０２の電源端子１１８とを接続する電源導体１１４とを、信号線導体１１３ａが導体配線層１０６において、信号線導体１１３ａとの間に水平方向に一定の間隔をあけて隣接する電源導体１１４に挟まれるように形成する。 （もっと読む）

【課題】兼用パッドのサイズを専用パッドよりも大きくするとともに、半導体装置のサイズ増大を抑制する。
【解決手段】半導体装置は、第１の方向に延伸された第１のエッジＥ１と、第１の方向と実質的に直交する第２の方向に延伸された第２のエッジＥ２とを含む半導体チップ１０と、半導体チップ上に形成され、互いに第２の方向に沿った長さが実質的に等しい複数の第１グループパッドＧＰ１と、半導体チップ上に形成され、第２の方向に沿った長さが、複数の第１グループパッドの第２の方向に沿った長さよりも長い、第２グループパッドＧＰ２と、を備える。複数の第１グループパッドと第２グループパッドとは、第２グループパッドと第２のエッジとの間に複数の第１グループパッドのいずれをも含まずに、第１の方向に沿って一列に並んで配置されている。 （もっと読む）

【課題】 縦型ＭＯＳＦＥＴのオン抵抗及びスイッチング損失の低減。
【解決手段】 封止体と、前記封止体内に位置する半導体チップと、前記封止体の内外に亘って延在する複数のリードと、前記半導体チップの電極と前記封止体内に位置するリードの内端を電気的に接続する導電性のワイヤとを有し、前記半導体チップには縦型電界効果トランジスタセルが並列接続状態で複数組み込まれ、半導体チップの表面にはゲート電極とソース電極が交互に並んでそれぞれ複数配置されるとともに、前記各電極に対応してリードが並び、前記各電極と前記対応した各リードは前記ワイヤによって接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】半導体装置の製造工程の増大を抑制しつつ、パッドの針跡を容易に確認できるようにする。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に形成された回路素子と、半導体基板１上に形成され、回路素子と電気的に接続されたパッド（接続パッド４）と、を有している。パッドは、平面視において、導体が存在する実体パターン４１と、前記導体が存在しない開口パターン４２と、を含む所定のパターン形状に形成されている。 （もっと読む）

【課題】不良箇所の特定の容易化を実現し得る配線構造、半導体装置及び不良箇所特定方法を提供することにある。
【解決手段】基板１０上に形成された第１の配線１４と、第１の配線上に形成され、第１の領域において第１の配線と重なり合う第２の配線２０とを有し、第１の配線は、第１の領域外に突出する第１のタブ部１６を有している。 （もっと読む）

【課題】電子部品の貫通電極において、基板の両面から貫通電極に接触することが必要であることに起因して高度な検査技術が必要である貫通電極の検査を容易にすることができる、マザー基板、電子部品の検査方法、電子部品、及び電子部品の製造方法、並びに電子機器を提供する。
【解決手段】電子部品の製造方法は、マザー基板に区画形成された電子部品の製造方法であって、基板の第１面における複数の区画領域に回路を形成する回路形成工程と、区画領域にて、第１面と第１面の反対面である第２面とを電気的に接続する貫通電極を形成する貫通電極形成工程と、互いに異なる区画領域に位置する貫通電極を第１面にて連結配線で電気的に接続する連結配線形成工程と、第２面にて、連結配線形成工程で電気的に接続された複数の貫通電極に検査プローブを電気的に接続させることによって、貫通電極の機能を検査する機能検査工程と、を有する。 （もっと読む）

【課題】コプレーナ線路の信号線路とエアブリッジとの交差容量の影響を抑制しつつ、複数のエアブリッジを容易に使用できるようにする。
【解決手段】エアブリッジ構造１００のうち、下層配線層８に、接地線路２Ａ，２Ｂのうち信号線路１を挟んで互いに対向する位置を切り欠いて形成した空孔領域１２Ａ，１２Ｂをそれぞれ設けるとともに、上層配線層７に、空孔領域１２Ａの上部位置に下層配線層８の接地線路２Ａと電気的に接続された上層接地電極１３Ａと、空孔領域１２Ｂの上部位置に下層配線層８の接地線路２Ｂと電気的に接続された上層接地電極１３Ｂとを設け、エアブリッジ３で、上層接地電極１３Ａ，１３Ｂを介して接地線路２Ａ，２Ｂ間を電気的に接続する。 （もっと読む）

【課題】１つの実施形態は、例えば、検査工程における検査用パッドへのコンタクトを容易化することに適した半導体装置、及び半導体装置の製造方法を提供する。
【解決手段】１つの実施形態によれば、半導体装置は、表面に垂直な方向から見た場合にチップエリアを内側に含む半導体基板と、前記チップエリアを保護するように、前記表面上における前記チップエリアの周囲に配されたエッジシールと、前記表面上における縁部に配された複数のパッド片と、前記表面上における前記チップエリアに対して第１の方向の少なくとも片側と第２の方向の少なくとも片側とのそれぞれにおいて、前記パッド片における前記エッジシールの側の縁部を覆う絶縁膜パターンとを備える。 （もっと読む）

【課題】 ダイシングラインの寸法を縮小された半導体装置およびその製造方法を提供する。
【解決手段】 半導体装置は、複数のチップ領域２を有する半導体基板１を含む。絶縁膜１１、１３、１５は、半導体基板を覆う。半導体基板上および層間膜中に設けられた電子素子４および配線５、６を含んだ電気回路は、チップ領域内に、チップ領域ごとに相互に電気的に独立して設けられる。導電性の境界パターン１２は、複数のチップ領域の相互間の境界領域３中の層間膜中に形成され、チップ領域を囲み、電子素子から電気的に独立しかつ間に間隔を有する。 （もっと読む）

【課題】露光装置の解像限界よりも微細な非周期的な部分を含むパターンを、露光装置を用いて形成する。
【解決手段】パターン形成方法は、ウエハＷ上に第１Ｌ＆Ｓパターン７１を形成し、第１Ｌ＆Ｓパターン７１を覆うように第１保護層４８、周期方向が直交する第２Ｌ＆Ｓパターン７８、及びフォトレジスト層６０を形成し、第２Ｌ＆Ｓパターン７８の一部と重なるように、フォトレジスト層６０に第１開口部６０Ａ，６０Ｂを有する第３パターンを形成し、第１開口部６０Ａ，６０Ｂを介して第１保護層４８に第２開口部４８Ａ，４８Ｂを形成し、第２開口部４８Ａ，４８Ｂを介して第１Ｌ＆Ｓパターン７１の一部を除去する。 （もっと読む）

【課題】 高集積化に有効な複数の配線パターンを含む配線パターン群を備えた半導体装置を提供すること。
【解決手段】 同一の配線用途のＮ（Ｎ≧３）本の配線パターンを含む配線パターン群を含む。Ｎ本の配線パターンの各々は別の層の配線郡内の配線パターンと電気的に接続するための接続領域を含む。Ｎ本の配線パターンは、配線パターンＮ１と、配線パターンＮ１の長手方向と異なる一方向に配置された二つ以上の配線パターンＮｉ（ｉ≧２）を含む。二つ以上の配線パターンＮｉはｉの値が大きいほど配線パターンＮ１から離れた位置に配置され、二つ以上の配線パターンＮｉは少なくとも一つ以上のパターンＮｐ（２≦ｐ＜Ｎ）と少なくとも一つ以上の配線パターンＮｑ（ｐ＜ｑ≦Ｎ）を含む。少なくとも一つ以上の配線パターンＮｐはｐの値が大きいほど長手方向の寸法が長く、少なくとも一つ以上の配線パターンＮｑは、ｑの値が大きいほど、長手方向の寸法が短い。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】トレンチ構造のトランジスタセルがマトリクス状に多数個形成され、そのゲート電極に金属膜からなるゲート配線がコンタクトされる半導体装置でも、ゲート耐圧を充分に高くすることができる構造の半導体装置を提供する。
【解決手段】半導体層１に凹溝１１が形成され、その凹溝１１内にゲート酸化膜４が形成され、その凹溝１１内にポリシリコンなどからなるゲート電極５が設けられるトレンチ構造のトランジスタセルがマトリクス状に配列されたセル領域１０を有している。そして、金属膜からなるゲート配線９とコンタクトするため、ゲート電極５と連続してゲートパッド部５ａが設けられるが、そのゲートパッド部５ａが凹溝１１と同時に設けられる凹部１２内に形成されている。 （もっと読む）

【課題】半導体ウエハ面内における金属配線の抵抗分布のばらつきを抑え、得られるデバイスの特性や精度を面内で均一化させることが可能なマスクを提供する。
【解決手段】本発明のマスクは、金属配線を有するデバイス１０を基板２の一面上に多数形成する際に、該基板の一面に対向配置されて用いられるマスクであって、個々の前記デバイスが配される前記基板上の位置に応じて、それぞれのデバイスが有する前記金属配線に対応する部位の形状を変えたこと、を特徴とする。 （もっと読む）

【課題】 ビアホール上にオーミック電極が形成された半導体装置において、装置の小型化を図ること。
【解決手段】 本半導体装置は、基板１０と、基板１０上に形成された半導体層１２と、半導体層上１２に形成されたソースまたはドレイン電極を構成するオーミック電極２０と、を備え、基板１０及び半導体層１２には、基板１０及び半導体層１２を貫通するビアホール３０が形成され、ビアホール３０は、少なくとも半導体層を貫通する第１ビアホール３２と、第１ビアホール３２下の基板１０に形成された、第１ビアホール３２より開口断面積が大きい第２ビアホール３４と、を含み、オーミック電極２０は、第１ビアホール３２の上に設けられている。 （もっと読む）

【課題】半導体素子及びその製造方法を提供する。
【解決手段】基板上で第１方向に延在するラインパターンと、ラインパターンの端部から、第１方向と異なる方向に延在する分岐ラインパターンとをそれぞれ含む第１導電ライン；第２導電ライン；第３導電ラインとを含む半導体素子であり、中間に位置する導電ラインの分岐ラインパターンは、他の導電ラインの分岐ラインパターン間に位置し、長さもさらに短い。これにより、コンタクト・パッドが、導電ラインの分岐ラインパターンと一体に形成されうる。 （もっと読む）

【課題】Ｃｕを主要な成分とする再配線に設けられた外部接続用Ａｕパッドの剥離を抑制する。
【解決手段】Ｃｕ膜１５ａの上部にＮｉ膜１５ｂを積層した２層膜からなる再配線１５の表面には、ワイヤが接続されるパッド１８が形成されている。パッド１８は、Ｎｉ膜１９ａの上部にＡｕ膜１９ｂを積層した２層膜からなり、再配線１５の上面および側面を覆うように一体形成されている。これにより、再配線１５とパッド１８の接触面積が大きくなるので、パッド１８が再配線１５から剥がれ難くなる。 （もっと読む）

【課題】ボンディングに用いるパッド全体のレイアウトで必要な面積の増大を抑制できる半導体チップ及び半導体装置を提供する。
【解決手段】半導体チップに、ボンディング用のパッドであるボンディングパッドとテスト用のパッドであるプローブパッドとを含む複数のパッド形成部を備える。パッド形成部はボンディングパッドとプローブパッドの配列方向と直交する方向に２列で配置される。ボンディングパッドとプローブパッドとは、パッド形成部の列方向において、互いの位置が順次入れ替わるように配置される。 （もっと読む）

【課題】ダイシングブレードの寿命を延ばすことができるとともに、半導体装置のエッジ部へのダメージを低減できる半導体装置を提供する。
【解決手段】機能素子領域２においては、第３層間絶縁膜２７表面とパッシベーション膜３３との間には、下配線２５に接続される上配線２９およびキャップメタル層３２が形成されている。下配線２５はＣｕ以外の配線材料からなり、上配線２９はＣｕからなる。このキャップメタル層３２におけるパッシベーション膜３３のパッド開口３４から露出した部分が第１パッド６である。一方、スクライブ領域３においては、第３層間絶縁膜２７表面とパッシベーション膜３３との間には、下配線２５に接続されるキャップメタル層３２が形成されている。このキャップメタル層３２におけるパッシベーション膜３３のパッド開口４４から露出した部分が第２パッド１０である。 （もっと読む）