半導体装置
【課題】兼用パッドのサイズを専用パッドよりも大きくするとともに、半導体装置のサイズ増大を抑制する。
【解決手段】半導体装置は、第１の方向に延伸された第１のエッジＥ１と、第１の方向と実質的に直交する第２の方向に延伸された第２のエッジＥ２とを含む半導体チップ１０と、半導体チップ上に形成され、互いに第２の方向に沿った長さが実質的に等しい複数の第１グループパッドＧＰ１と、半導体チップ上に形成され、第２の方向に沿った長さが、複数の第１グループパッドの第２の方向に沿った長さよりも長い、第２グループパッドＧＰ２と、を備える。複数の第１グループパッドと第２グループパッドとは、第２グループパッドと第２のエッジとの間に複数の第１グループパッドのいずれをも含まずに、第１の方向に沿って一列に並んで配置されている。
【解決手段】半導体装置は、第１の方向に延伸された第１のエッジＥ１と、第１の方向と実質的に直交する第２の方向に延伸された第２のエッジＥ２とを含む半導体チップ１０と、半導体チップ上に形成され、互いに第２の方向に沿った長さが実質的に等しい複数の第１グループパッドＧＰ１と、半導体チップ上に形成され、第２の方向に沿った長さが、複数の第１グループパッドの第２の方向に沿った長さよりも長い、第２グループパッドＧＰ２と、を備える。複数の第１グループパッドと第２グループパッドとは、第２グループパッドと第２のエッジとの間に複数の第１グループパッドのいずれをも含まずに、第１の方向に沿って一列に並んで配置されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる半導体チップに形成される複数のパッドの配置に関する。
【背景技術】
【０００２】
半導体装置に含まれる半導体チップは、外部端子の接続に用いられる複数のパッドを備えている。これらの複数のパッドの一部は、半導体チップの製造時に、その電気的テスト（Ｐ／Ｗ試験）を行う試験装置のプローブ針を押し当てるためにも利用される。
【０００３】
特許文献１に記載の半導体装置では、プローブ針が押し当てられること（プロービング）によってパッドの表面に針跡が残り、そのパッドへのボンディングワイヤの接続（ボンディング）が困難又は不確実になるという事態を回避するため、電気的テストに利用されるパッド（以下、兼用パッド）を、プローブ針が押し当てられるプローブ針領域とワイヤが接続されるワイヤ領域とで構成するようにしている。つまり、これらの兼用パッドは、ボンディングには用いられるが電気的テストには用いられないパッド（以下、専用パッド）に比べて、大きな面積（パッド面積）を持つように形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−８７４４１号公報（特に、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パッドの形状、大きさ及び配置は、半導体装置のチップサイズに大きく影響する。特に、小容量で入出力データビット数の多い半導体メモリ装置のように、回路規模に比べてパッドの数が多い半導体装置では、パッドの配置がその大きさを決定する主要因となる。
【０００６】
特許文献１に記載された半導体装置では、専用パッドを略正方形に形成し、兼用パッドを専用パッド２個分に相当する長方形に形成している。そして、兼用パッドの長辺の延在方向がパッドの配列方向と一致するように、複数の兼用パッド及び複数の専用パッドを混在させて一列に配列形成している。この構成は、兼用パッドが専用パッドよりも大きなパッド面積を有しているにもかかわらず、パッドの配列方向に直交する方向に関して、チップサイズを大きくする必要がない。また、同方向に関して、全てのパッドのサイズが同じなので、パッド周辺の配線レイアウトパターンを単純にできる。しかしながら、この構成には、配列されたパッドの数の割りには、パッドの列の長さが長くなる、即ち、パッドの配列方向に関してチップサイズが大きくなる、という問題点がある。
【０００７】
ここで、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すれば、パッドの列の長さを縮小することができる。しかしながら、この場合、パッドの配列方向に直交する方向に関して、兼用パッドと専用パッドの長さが異なるので、同方向の半導体チップのサイズを大きくしなければならなくなる。このチップサイズの増大を抑えるには、パッドの凹凸に合わせて配線を形成するなどして無駄なスペースの発生を防止しなければならない。つまり、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すると、パッド周辺の配線レイアウトパターンが複雑となるという別の問題点が生じる。
【０００８】
本発明は、兼用パッドのパッド面積を専用パッドよりも大きくする場合に、チップサイズの大型を抑制しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一形態に係る半導体装置は、第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、前記半導体チップ上に形成された複数の第１グループパッドであって、当該複数の第１グループパッドは互いに前記第２の方向に沿った長さが実質的に等しい、前記複数の第１グループパッドと、前記半導体チップ上に形成された第２グループパッドであって、当該第２グループパッドは、前記第２の方向に沿った長さが、前記複数の第１グループパッドの前記第２の方向に沿った長さよりも長い、前記第２グループパッドと、を備え、前記複数の第１グループパッドと前記第２グループパッドとは、前記第２グループパッドと前記第２のエッジとの間に前記複数の第１グループパッドのいずれか１つも含まずに、前記第１の方向に沿って一列に並んで配置されることを特徴とする。
【００１０】
また、本発明の他の形態に係る半導体装置は、第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第１のパッドと、前記半導体チップ上に形成された第２のパッドであって、当該第２のパッドは、前記第１の方向に沿った長さが前記複数の第１のパッドの前記第１の方向に沿った長さよりも長く、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さと実質的に等しい、前記第２のパッドと、前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第３のパッドであって、当該複数の第３のパッドのそれぞれは、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さよりも長い前記複数の第３のパッドと、を備え、前記複数の第１のパッド、前記第２のパッド、及び、前記複数の第３のパッドが、前記複数の第３のパッドからなる２つのグループの間に前記複数の第１のパッド及び前記第２のパッドが挟まれるように、第１の方向に沿って一列に配置されることを特徴とする。
【００１１】
さらに、本発明の他の形態に係る半導体装置は、半導体チップと、前記半導体チップ上に第１の方向に沿って一列に配列形成された複数のパッドと、を有し、前記複数のパッドの各々は、前記第１の方向に直交する第２の方向に沿った一対の辺を有する矩形に形成され、前記複数のパッドは、前記一対の辺の長さが第１の長さに等しい複数の第１グループパッドと、前記一対の辺の長さが第１の長さよりも長い第２の長さに等しい少なくとも１つの第２グループパッドとを含み、前記第２グループパッドは、前記複数の第１グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１の方向に沿った第１のエッジと第１の方向に直交する第２の方向に沿った第２のエッジとを有する半導体チップ上に配列形成される複数の第１グループパッドと第２グループパッドとは、第２グループパッドと第２のエッジとの間に複数の第１グループパッドのいずれも含まずに、第１の方向に沿って一列に並んで配置される。ここで、複数の第１グループパッドの第２の方向に沿った長さは互いに実質上等しく、第２グループパッドの第２の方向に沿った長さはそれよりも長い。プロービングとボンディングに用いられる兼用パッドを第２グループパッドとして配置することにより、半導体チップ全体の面積の増大の抑制を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示す模式図である。
【図２】図１に半導体装置に含まれる半導体チップにおけるパッドの配置構成を示す図である。
【図３】図２に示すアドレス／コマンドパッド列のパッド配置の詳細を説明するための図である。
【図４】図３の各パッドの用途を説明するための図である。
【図５】図２に示すＤＱパッド列のパッド配置の詳細を説明するための図である。
【図６】図５の各パッドの用途を説明するための図である。
【図７】パッドの配列について説明するための図である。
【図８】図２の破線Ａ内の詳細な構成例を示す図である。
【図９】図８におけるパッドの実寸の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示す模式図である。ここでは、半導体装置の一例として、半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）の場合を示している。
【００１６】
図１の半導体装置は、半導体チップ１０を含むとともに、この半導体チップ１０に接続される入出力端子（図示せず）を有している。入出力端子としては、データ端子ＤＱ０〜ＤＱ３１、コマンド端子ＣＭＤ、アドレス端子ＡＤＤ、クロック端子ＣＫ，／ＣＫ，ＣＫＥ、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等がある。なお、図１は、入出力端子の数を正確に表すものでない。
【００１７】
半導体チップ１０は、内部回路と、この内部回路に配線を介して接続されるとともに入出力端子のいずれかに接続される複数のパッドとを有している。
【００１８】
詳述すると、半導体チップ１０は、内部回路として、多数のメモリセルが配列形成されたアレイブロック１１と、アレイブロック１１に対して読み出し及び書き込みを行う読み出し書き込み制御回路１２と、複数のＥＳＤ（ElectroStatic Discharge）保護兼出力回路１３（１３−０〜１３−３１）と、複数のＥＳＤ保護回路１４とを有している。
【００１９】
アレイブロック１１は、読み出し書き込み制御回路１２の制御によってデータが書き込まれ、書き込まれたデータを保持する。
【００２０】
読み出し書き込み制御回路１２は、コマンド端子ＣＭＤ及びアドレス端子ＡＤＤからそれぞれ供給されるコマンド信号及びアドレス信号に応じて、アレイブロック１１に対する読み出し動作及び書き込み動作を制御する。
【００２１】
複数のＥＳＤ保護兼出力回路１３−０〜１３−３１は、データ端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられている。これらのＥＳＤ保護兼出力回路１３−０〜１３−３１の各々は、アレイブロック１１から読み出され、読み出し書き込み制御回路１２を介して供給されるリードデータを、対応するデータ端子ＤＱ０〜ＤＱ３１へ供給する。
【００２２】
複数のＥＳＤ保護回路１４は、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱにそれぞれ対応して設けられている。電源端子ＶＤＤ，ＶＳＳにそれぞれ対応するＥＳＤ保護回路１４は、電源端子ＶＤＤ，ＶＳＳから供給される電源電位を読み出し書き込み制御回路１２やアレイブロック１１等に供給する。また、電源端子ＶＤＤＱ，ＶＳＳＱにそれぞれ対応するＥＳＤ保護回路１４は、電源端子ＶＤＤＱ，ＶＳＳＱから供給される電源電位をＥＳＤ保護兼出力回路１３−０〜１３−３１等に供給する。
【００２３】
半導体チップ１０の内部回路については、本発明に直接関係がないので、その説明を上記に留めておく。
【００２４】
次に、図２を参照して、半導体チップ１０のパッドの配置構成について説明する。
【００２５】
図２に示すように、半導体チップ１０は、第１の方向（図の左右方向：ｘ方向）に延在する第１のエッジＥ１及びそれに平行な（対を成す）エッジと、第１の方向と直交する第２の方向（図の上下方向：ｙ方向）に延在する第２のエッジＥ２とそれに平行な（対を成す）エッジを有している。
【００２６】
複数のパッドは、それぞれ２対の平行な辺を有する矩形に形成されるとともに、第１のエッジＥ１と、これと対をなすエッジに沿って、それぞれ一列に配列形成されている。２つのパッド列は、例えば、その用途に応じて分類される。例えば、図２において半導体チップ１０の上端側に位置するパッド列をアドレス／コマンドパッド列２１とし、半導体チップ１０の下端側、即ち、第１のエッジＥ１側に位置するパッド列をＤＱパッド列２２とすることができる。
【００２７】
これら２つのパッド列２１，２２に挟まれるように、４つのアレイブロック１１が配置されている。また、各アレイブロック１１の一辺に沿ってロウデコーダ２３が形成され、その隣の辺に沿ってカラムデコーダ２４が形成されている。読み出し書き込み制御回路１２は、アレイブロック１１相互間の周辺回路領域に配置される。
【００２８】
アドレス／コマンドパッド列２１には、アドレス端子ＡＤＤ，コマンド端子ＣＭＤ、クロック端子ＣＫ，／ＣＫ，ＣＫＥ、電源端子ＶＤＤ，ＶＳＳにそれぞれ対応するパッドが含まれる。また、ＤＱパッド列２２には、データ端子ＤＱ、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱにそれぞれ対応するパッドが含まれる。
【００２９】
また、アドレス／コマンドパッド列２１及びＤＱパッド列２２のいずれにも、半導体チップの電気的テスト時にプローブ針を接触させ（プロービング）、パッケージング時にボンディングに使用される複数の兼用パッドが含まれている。
【００３０】
アドレス／コマンドパッド列２１のパッド配置の詳細の一例を図３及び図４を参照して説明する。
【００３１】
図３に示すように、アドレス／コマンドパッド列２１には、ボンディング時に使用されるがプロービング時には使用されない専用パッドＰ０と、ボンディング及びプロービングに使用される兼用パッドＰ１とが含まれる。専用パッドＰ０と兼用パッドＰ１とは、図の上下方向（ｙ方向）の長さが等しくなるように形成されている。一方、図の左右方向（ｘ方向）については、兼用パッドＰ１の長さが専用パッドＰ０よりも長くなるように形成されている。つまり、兼用パッドＰ１は、その長辺が第１のエッジＥ１と平行になるように形成されている。
【００３２】
図４にアドレス／コマンドパッド列２１の各パッドの用途の詳細を示す。ここでのパッド番号１〜４０は、図３の右側から左側に向かって順番に付与したものである。
【００３３】
図４に示すように、パッド番号１，２，５〜７，１８，１９，３４〜３６，３８，４０の各パッドは、電源関連パッドである。また、パッド番号９〜１６，２７〜３３の各パッドは、アドレス関連パッドである。また、パッド番号２３〜２６の各パッドは、コマンド関連パッドである。また、パッド番号１７，２０，２１の各パッドは、クロック関連パッドである。残りのパッド番号８，２２，３７，３９の各パッドは、テストや設定切り換えに使用されるパッドである。
【００３４】
次に、図５及び図６を参照して、ＤＱパッド列２２のパッド配置の詳細の一例について説明する。
【００３５】
図５に示すように、ＤＱパッド列２２には、ボンディングに使用されるがプロービングには使用されない専用パッドＰ０（第１のパッド）と、ボンディング及びプロービングに使用される第１の兼用パッドＰ１（第２のパッド）、及び同じくボンディング及びプロービングに使用される第２の兼用パッドＰ２（第２のパッド）が含まれる。
【００３６】
専用パッドＰ０と第１の兼用パッドＰ１は、アドレス／コマンドパッド列２１の場合と同様に、図の上下方向（ｙ方向）の長さが互いに等しく、図の左右方向（ｘ方向）に関して第１の兼用パッドＰ１の長さが専用パッドＰ０よりも長くなるように形成されている。
【００３７】
一方、第２の兼用パッドＰ２は、図の上下方向（ｙ方向）の長さが、専用パッドＰ０や第１の兼用パッドＰ１よりも長くなるように形成され、その長辺が第２のエッジＥ２と平行になるように配置されている。
【００３８】
図６にＤＱパッド列２２の各パッドの用途の詳細を示す。ここでのパッド番号４１〜９９は、図５において図の右から左に向かって付与したものである。
【００３９】
図６に示すように、パッド番号４１，４２，６９，９８〜９９の各パッドは、電源関連パッド（ＶＤＤ，ＶＳＳ）である。また、パッド番号４５，４６，５５，５６，６５，６６，７４，７５，８４，８５，９４，９５の各パッドは、電源関連パッドの一つである出力電源関連パッド（ＶＤＤＱ，ＶＤＤＳ）である。また、パッド番号４３，４４，４７〜５２，５９〜６４，６７，６８，７２，７３，７６〜８１，８８〜９３，９６，９７の各パッドは、データ系パッドである。また、パッド番号７０，７１の各パッドは、クロック系パッドである。残りのパッド番号５３，５４，５７，５８，８２，８３，８６，８７の各パッドは、データマスク信号（ＤＭ）又はデータストローブ信号（ＤＱＳ）に使用されるパッドである。
【００４０】
図３乃至図６から明らかなとおり、ＤＱパッド列２２に含まれるパッドの数はアドレス／コマンドパッド列２１に含まれるパッドの数よりも多い。このため、ＤＱパッド列２２の列の長さが半導体チップ１０の第１のエッジＥ１の長さを決定付ける。
【００４１】
本実施の形態では、ＤＱパッド列２２の列の長さをできるだけ短くするため、図７に示すように、ＤＱパッド列２２を構成する複数のパッドを中央側に位置する第１のグループとその外側（一方又は両方の端部側）に位置する第２のグループとに分けている。そして、第１のグループを構成する第１グループパッドＧＰ１（Ｐ０，Ｐ１）については、第２の方向に関して実質的に同じ長さを持たせ、第２のグループを構成する第２グループパッドＧＰ２（Ｐ２）については、第２の方向に関して第１グループパッドＧＰ１よりも長くしている。
【００４２】
このように、本実施の形態では、中央側に位置する第１のグループに属する第１グループパッドＧＰ１の第２の方向に沿った長さを実質的に等しくすることで、配線のレイアウトパターンの複雑化を防止する。その一方で、第２のグループに属する第２グループパッドＧＰ２の長辺を第２の方向と実質的に平行することで、パッドの配列の長さを縮小する。最も列の外側（端部側）に位置する第２グループパッドＧＰ２とその近くの半導体チップ１０のエッジＥ２（又はＥ２と対を成す他方のエッジ）との間には、いかなるパッドも配置しない。
【００４３】
なお、第１のグループには、専用パッドＰ０及び第１の兼用パッドＰ１の一方又は両方が含まれてよい。図５の例では専用パッドＰ０及び第１の兼用パッドＰ１の両方が含まれている。
【００４４】
また、第２のグループは、第１のグループの両側の少なくとも一方に配置されていればよく、さらに、第２のグループには、少なくとも１つの第２の兼用パッドＰ２が含まれていればよい。図５の例では、第１のグループの両側に配置された２つの第２グループのそれぞれに第２の兼用パッドＰ２が２つずつ含まれている。
【００４５】
第２グループパッド（第２の兼用パッドＰ２）としては、電源関連パッド（ＶＤＤ，ＶＳＳ）が望ましい。そこに接続される配線のレイアウトパターンを簡略化できるからである。
【００４６】
図８に、図２の破線Ａで囲まれた領域におけるパッド構成の詳細を示す。
【００４７】
図８において、最上層のアルミ配線８１が、第１及び第２の兼用パッドＰ１，Ｐ２とは異なるハッチングで描かれている。最上層のアルミ配線８１には、ＶＤＤ配線、ＶＳＳ配線、ＶＤＤＱ配線、ＶＳＳＱ配線が含まれる。
【００４８】
最上層のアルミ配線８１を覆うポリイミド膜に開口を形成し、開口内に露出した最上層のアルミ配線の一部を専用パッドＰ０（ＤＱ２９〜ＤＱ３１）、第１の兼用パッドＰ１（ＶＤＤＱ，ＶＳＳＱ）及び第２の兼用パッドＰ２（ＶＤＤ，ＶＳＳ）としている。これらのパッドは、第１のエッジＥ１に沿ってｘ方向に一列に配列されている。
【００４９】
ＥＳＤ保護兼出力回路１３及びＥＳＤ保護回路１４は、それぞれ対応するパッドに隣接して配置される。これらの回路は、最上層のアルミ配線８１よりも下層（図の裏面側）に形成される。最上層のアルミ配線層８１は、スルーホール８２を介して下層の配線層等にも接続される。
【００５０】
図９に、図８に示された７つのパッドの実際の寸法の一例を示す。図９において★印は、ボンディング領域の中心位置を示し、●印はプロービング領域の中心位置を示している。なお、本発明は、図８の寸法に限定されず任意の寸法を採用することができる。例えば、第２の兼用パッドＰ２のｘ方向に沿った長さを、専用パッドＰ０のｘ方向長さと同じにしてもよい。また、ボンディング領域とプロービング領域が一部重なりを持つように構成されてもよい。
【００５１】
以上説明したように、本実施の形態に係る半導体装置は、ボンディングとプロービングの両方に使用される兼用パッドの面積を、ボンディングに用いられるがプロービングには用いられない専用パッドの面積よりも大きくしても、半導体チップのサイズの増大を抑制するとともに、配線レイアウトパターンの複雑化を防止することができる。
【００５２】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の変形変更が可能である。例えば、上記実施の形態では、半導体装置として、ＤＲＡＭに代表される半導体記憶装置を例示したが、本発明は他の半導体装置にも適用可能である。また、配列されるされるパッドの数やサイズは上記例に限らず任意に設定することができる。
【符号の説明】
【００５３】
１０ 半導体チップ
１１ アレイブロック
１２ 読み出し書き込み制御回路
１３−０〜１３−３１ ＥＳＤ保護兼出力回路
１４ ＥＳＤ保護回路
２１ アドレス／コマンドパッド列
２２ ＤＱパッド列
２３ ロウデコーダ
２４ カラムデコーダ
８１ アルミ配線層
８２ スルーホール
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置に含まれる半導体チップに形成される複数のパッドの配置に関する。
【背景技術】
【０００２】
半導体装置に含まれる半導体チップは、外部端子の接続に用いられる複数のパッドを備えている。これらの複数のパッドの一部は、半導体チップの製造時に、その電気的テスト（Ｐ／Ｗ試験）を行う試験装置のプローブ針を押し当てるためにも利用される。
【０００３】
特許文献１に記載の半導体装置では、プローブ針が押し当てられること（プロービング）によってパッドの表面に針跡が残り、そのパッドへのボンディングワイヤの接続（ボンディング）が困難又は不確実になるという事態を回避するため、電気的テストに利用されるパッド（以下、兼用パッド）を、プローブ針が押し当てられるプローブ針領域とワイヤが接続されるワイヤ領域とで構成するようにしている。つまり、これらの兼用パッドは、ボンディングには用いられるが電気的テストには用いられないパッド（以下、専用パッド）に比べて、大きな面積（パッド面積）を持つように形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−８７４４１号公報（特に、図３）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パッドの形状、大きさ及び配置は、半導体装置のチップサイズに大きく影響する。特に、小容量で入出力データビット数の多い半導体メモリ装置のように、回路規模に比べてパッドの数が多い半導体装置では、パッドの配置がその大きさを決定する主要因となる。
【０００６】
特許文献１に記載された半導体装置では、専用パッドを略正方形に形成し、兼用パッドを専用パッド２個分に相当する長方形に形成している。そして、兼用パッドの長辺の延在方向がパッドの配列方向と一致するように、複数の兼用パッド及び複数の専用パッドを混在させて一列に配列形成している。この構成は、兼用パッドが専用パッドよりも大きなパッド面積を有しているにもかかわらず、パッドの配列方向に直交する方向に関して、チップサイズを大きくする必要がない。また、同方向に関して、全てのパッドのサイズが同じなので、パッド周辺の配線レイアウトパターンを単純にできる。しかしながら、この構成には、配列されたパッドの数の割りには、パッドの列の長さが長くなる、即ち、パッドの配列方向に関してチップサイズが大きくなる、という問題点がある。
【０００７】
ここで、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すれば、パッドの列の長さを縮小することができる。しかしながら、この場合、パッドの配列方向に直交する方向に関して、兼用パッドと専用パッドの長さが異なるので、同方向の半導体チップのサイズを大きくしなければならなくなる。このチップサイズの増大を抑えるには、パッドの凹凸に合わせて配線を形成するなどして無駄なスペースの発生を防止しなければならない。つまり、兼用パッドを、その長辺の延在方向がパッドの配列方向に直交するように配置すると、パッド周辺の配線レイアウトパターンが複雑となるという別の問題点が生じる。
【０００８】
本発明は、兼用パッドのパッド面積を専用パッドよりも大きくする場合に、チップサイズの大型を抑制しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一形態に係る半導体装置は、第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、前記半導体チップ上に形成された複数の第１グループパッドであって、当該複数の第１グループパッドは互いに前記第２の方向に沿った長さが実質的に等しい、前記複数の第１グループパッドと、前記半導体チップ上に形成された第２グループパッドであって、当該第２グループパッドは、前記第２の方向に沿った長さが、前記複数の第１グループパッドの前記第２の方向に沿った長さよりも長い、前記第２グループパッドと、を備え、前記複数の第１グループパッドと前記第２グループパッドとは、前記第２グループパッドと前記第２のエッジとの間に前記複数の第１グループパッドのいずれか１つも含まずに、前記第１の方向に沿って一列に並んで配置されることを特徴とする。
【００１０】
また、本発明の他の形態に係る半導体装置は、第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第１のパッドと、前記半導体チップ上に形成された第２のパッドであって、当該第２のパッドは、前記第１の方向に沿った長さが前記複数の第１のパッドの前記第１の方向に沿った長さよりも長く、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さと実質的に等しい、前記第２のパッドと、前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第３のパッドであって、当該複数の第３のパッドのそれぞれは、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さよりも長い前記複数の第３のパッドと、を備え、前記複数の第１のパッド、前記第２のパッド、及び、前記複数の第３のパッドが、前記複数の第３のパッドからなる２つのグループの間に前記複数の第１のパッド及び前記第２のパッドが挟まれるように、第１の方向に沿って一列に配置されることを特徴とする。
【００１１】
さらに、本発明の他の形態に係る半導体装置は、半導体チップと、前記半導体チップ上に第１の方向に沿って一列に配列形成された複数のパッドと、を有し、前記複数のパッドの各々は、前記第１の方向に直交する第２の方向に沿った一対の辺を有する矩形に形成され、前記複数のパッドは、前記一対の辺の長さが第１の長さに等しい複数の第１グループパッドと、前記一対の辺の長さが第１の長さよりも長い第２の長さに等しい少なくとも１つの第２グループパッドとを含み、前記第２グループパッドは、前記複数の第１グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、第１の方向に沿った第１のエッジと第１の方向に直交する第２の方向に沿った第２のエッジとを有する半導体チップ上に配列形成される複数の第１グループパッドと第２グループパッドとは、第２グループパッドと第２のエッジとの間に複数の第１グループパッドのいずれも含まずに、第１の方向に沿って一列に並んで配置される。ここで、複数の第１グループパッドの第２の方向に沿った長さは互いに実質上等しく、第２グループパッドの第２の方向に沿った長さはそれよりも長い。プロービングとボンディングに用いられる兼用パッドを第２グループパッドとして配置することにより、半導体チップ全体の面積の増大の抑制を図ることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示す模式図である。
【図２】図１に半導体装置に含まれる半導体チップにおけるパッドの配置構成を示す図である。
【図３】図２に示すアドレス／コマンドパッド列のパッド配置の詳細を説明するための図である。
【図４】図３の各パッドの用途を説明するための図である。
【図５】図２に示すＤＱパッド列のパッド配置の詳細を説明するための図である。
【図６】図５の各パッドの用途を説明するための図である。
【図７】パッドの配列について説明するための図である。
【図８】図２の破線Ａ内の詳細な構成例を示す図である。
【図９】図８におけるパッドの実寸の一例を示す図である。
【発明を実施するための形態】
【００１４】
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
【００１５】
図１は、本発明の第１の実施の形態に係る半導体装置の概略構成を示す模式図である。ここでは、半導体装置の一例として、半導体記憶装置であるＤＲＡＭ（Dynamic Random Access Memory）の場合を示している。
【００１６】
図１の半導体装置は、半導体チップ１０を含むとともに、この半導体チップ１０に接続される入出力端子（図示せず）を有している。入出力端子としては、データ端子ＤＱ０〜ＤＱ３１、コマンド端子ＣＭＤ、アドレス端子ＡＤＤ、クロック端子ＣＫ，／ＣＫ，ＣＫＥ、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱ等がある。なお、図１は、入出力端子の数を正確に表すものでない。
【００１７】
半導体チップ１０は、内部回路と、この内部回路に配線を介して接続されるとともに入出力端子のいずれかに接続される複数のパッドとを有している。
【００１８】
詳述すると、半導体チップ１０は、内部回路として、多数のメモリセルが配列形成されたアレイブロック１１と、アレイブロック１１に対して読み出し及び書き込みを行う読み出し書き込み制御回路１２と、複数のＥＳＤ（ElectroStatic Discharge）保護兼出力回路１３（１３−０〜１３−３１）と、複数のＥＳＤ保護回路１４とを有している。
【００１９】
アレイブロック１１は、読み出し書き込み制御回路１２の制御によってデータが書き込まれ、書き込まれたデータを保持する。
【００２０】
読み出し書き込み制御回路１２は、コマンド端子ＣＭＤ及びアドレス端子ＡＤＤからそれぞれ供給されるコマンド信号及びアドレス信号に応じて、アレイブロック１１に対する読み出し動作及び書き込み動作を制御する。
【００２１】
複数のＥＳＤ保護兼出力回路１３−０〜１３−３１は、データ端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられている。これらのＥＳＤ保護兼出力回路１３−０〜１３−３１の各々は、アレイブロック１１から読み出され、読み出し書き込み制御回路１２を介して供給されるリードデータを、対応するデータ端子ＤＱ０〜ＤＱ３１へ供給する。
【００２２】
複数のＥＳＤ保護回路１４は、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱにそれぞれ対応して設けられている。電源端子ＶＤＤ，ＶＳＳにそれぞれ対応するＥＳＤ保護回路１４は、電源端子ＶＤＤ，ＶＳＳから供給される電源電位を読み出し書き込み制御回路１２やアレイブロック１１等に供給する。また、電源端子ＶＤＤＱ，ＶＳＳＱにそれぞれ対応するＥＳＤ保護回路１４は、電源端子ＶＤＤＱ，ＶＳＳＱから供給される電源電位をＥＳＤ保護兼出力回路１３−０〜１３−３１等に供給する。
【００２３】
半導体チップ１０の内部回路については、本発明に直接関係がないので、その説明を上記に留めておく。
【００２４】
次に、図２を参照して、半導体チップ１０のパッドの配置構成について説明する。
【００２５】
図２に示すように、半導体チップ１０は、第１の方向（図の左右方向：ｘ方向）に延在する第１のエッジＥ１及びそれに平行な（対を成す）エッジと、第１の方向と直交する第２の方向（図の上下方向：ｙ方向）に延在する第２のエッジＥ２とそれに平行な（対を成す）エッジを有している。
【００２６】
複数のパッドは、それぞれ２対の平行な辺を有する矩形に形成されるとともに、第１のエッジＥ１と、これと対をなすエッジに沿って、それぞれ一列に配列形成されている。２つのパッド列は、例えば、その用途に応じて分類される。例えば、図２において半導体チップ１０の上端側に位置するパッド列をアドレス／コマンドパッド列２１とし、半導体チップ１０の下端側、即ち、第１のエッジＥ１側に位置するパッド列をＤＱパッド列２２とすることができる。
【００２７】
これら２つのパッド列２１，２２に挟まれるように、４つのアレイブロック１１が配置されている。また、各アレイブロック１１の一辺に沿ってロウデコーダ２３が形成され、その隣の辺に沿ってカラムデコーダ２４が形成されている。読み出し書き込み制御回路１２は、アレイブロック１１相互間の周辺回路領域に配置される。
【００２８】
アドレス／コマンドパッド列２１には、アドレス端子ＡＤＤ，コマンド端子ＣＭＤ、クロック端子ＣＫ，／ＣＫ，ＣＫＥ、電源端子ＶＤＤ，ＶＳＳにそれぞれ対応するパッドが含まれる。また、ＤＱパッド列２２には、データ端子ＤＱ、電源端子ＶＤＤ，ＶＳＳ，ＶＤＤＱ，ＶＳＳＱにそれぞれ対応するパッドが含まれる。
【００２９】
また、アドレス／コマンドパッド列２１及びＤＱパッド列２２のいずれにも、半導体チップの電気的テスト時にプローブ針を接触させ（プロービング）、パッケージング時にボンディングに使用される複数の兼用パッドが含まれている。
【００３０】
アドレス／コマンドパッド列２１のパッド配置の詳細の一例を図３及び図４を参照して説明する。
【００３１】
図３に示すように、アドレス／コマンドパッド列２１には、ボンディング時に使用されるがプロービング時には使用されない専用パッドＰ０と、ボンディング及びプロービングに使用される兼用パッドＰ１とが含まれる。専用パッドＰ０と兼用パッドＰ１とは、図の上下方向（ｙ方向）の長さが等しくなるように形成されている。一方、図の左右方向（ｘ方向）については、兼用パッドＰ１の長さが専用パッドＰ０よりも長くなるように形成されている。つまり、兼用パッドＰ１は、その長辺が第１のエッジＥ１と平行になるように形成されている。
【００３２】
図４にアドレス／コマンドパッド列２１の各パッドの用途の詳細を示す。ここでのパッド番号１〜４０は、図３の右側から左側に向かって順番に付与したものである。
【００３３】
図４に示すように、パッド番号１，２，５〜７，１８，１９，３４〜３６，３８，４０の各パッドは、電源関連パッドである。また、パッド番号９〜１６，２７〜３３の各パッドは、アドレス関連パッドである。また、パッド番号２３〜２６の各パッドは、コマンド関連パッドである。また、パッド番号１７，２０，２１の各パッドは、クロック関連パッドである。残りのパッド番号８，２２，３７，３９の各パッドは、テストや設定切り換えに使用されるパッドである。
【００３４】
次に、図５及び図６を参照して、ＤＱパッド列２２のパッド配置の詳細の一例について説明する。
【００３５】
図５に示すように、ＤＱパッド列２２には、ボンディングに使用されるがプロービングには使用されない専用パッドＰ０（第１のパッド）と、ボンディング及びプロービングに使用される第１の兼用パッドＰ１（第２のパッド）、及び同じくボンディング及びプロービングに使用される第２の兼用パッドＰ２（第２のパッド）が含まれる。
【００３６】
専用パッドＰ０と第１の兼用パッドＰ１は、アドレス／コマンドパッド列２１の場合と同様に、図の上下方向（ｙ方向）の長さが互いに等しく、図の左右方向（ｘ方向）に関して第１の兼用パッドＰ１の長さが専用パッドＰ０よりも長くなるように形成されている。
【００３７】
一方、第２の兼用パッドＰ２は、図の上下方向（ｙ方向）の長さが、専用パッドＰ０や第１の兼用パッドＰ１よりも長くなるように形成され、その長辺が第２のエッジＥ２と平行になるように配置されている。
【００３８】
図６にＤＱパッド列２２の各パッドの用途の詳細を示す。ここでのパッド番号４１〜９９は、図５において図の右から左に向かって付与したものである。
【００３９】
図６に示すように、パッド番号４１，４２，６９，９８〜９９の各パッドは、電源関連パッド（ＶＤＤ，ＶＳＳ）である。また、パッド番号４５，４６，５５，５６，６５，６６，７４，７５，８４，８５，９４，９５の各パッドは、電源関連パッドの一つである出力電源関連パッド（ＶＤＤＱ，ＶＤＤＳ）である。また、パッド番号４３，４４，４７〜５２，５９〜６４，６７，６８，７２，７３，７６〜８１，８８〜９３，９６，９７の各パッドは、データ系パッドである。また、パッド番号７０，７１の各パッドは、クロック系パッドである。残りのパッド番号５３，５４，５７，５８，８２，８３，８６，８７の各パッドは、データマスク信号（ＤＭ）又はデータストローブ信号（ＤＱＳ）に使用されるパッドである。
【００４０】
図３乃至図６から明らかなとおり、ＤＱパッド列２２に含まれるパッドの数はアドレス／コマンドパッド列２１に含まれるパッドの数よりも多い。このため、ＤＱパッド列２２の列の長さが半導体チップ１０の第１のエッジＥ１の長さを決定付ける。
【００４１】
本実施の形態では、ＤＱパッド列２２の列の長さをできるだけ短くするため、図７に示すように、ＤＱパッド列２２を構成する複数のパッドを中央側に位置する第１のグループとその外側（一方又は両方の端部側）に位置する第２のグループとに分けている。そして、第１のグループを構成する第１グループパッドＧＰ１（Ｐ０，Ｐ１）については、第２の方向に関して実質的に同じ長さを持たせ、第２のグループを構成する第２グループパッドＧＰ２（Ｐ２）については、第２の方向に関して第１グループパッドＧＰ１よりも長くしている。
【００４２】
このように、本実施の形態では、中央側に位置する第１のグループに属する第１グループパッドＧＰ１の第２の方向に沿った長さを実質的に等しくすることで、配線のレイアウトパターンの複雑化を防止する。その一方で、第２のグループに属する第２グループパッドＧＰ２の長辺を第２の方向と実質的に平行することで、パッドの配列の長さを縮小する。最も列の外側（端部側）に位置する第２グループパッドＧＰ２とその近くの半導体チップ１０のエッジＥ２（又はＥ２と対を成す他方のエッジ）との間には、いかなるパッドも配置しない。
【００４３】
なお、第１のグループには、専用パッドＰ０及び第１の兼用パッドＰ１の一方又は両方が含まれてよい。図５の例では専用パッドＰ０及び第１の兼用パッドＰ１の両方が含まれている。
【００４４】
また、第２のグループは、第１のグループの両側の少なくとも一方に配置されていればよく、さらに、第２のグループには、少なくとも１つの第２の兼用パッドＰ２が含まれていればよい。図５の例では、第１のグループの両側に配置された２つの第２グループのそれぞれに第２の兼用パッドＰ２が２つずつ含まれている。
【００４５】
第２グループパッド（第２の兼用パッドＰ２）としては、電源関連パッド（ＶＤＤ，ＶＳＳ）が望ましい。そこに接続される配線のレイアウトパターンを簡略化できるからである。
【００４６】
図８に、図２の破線Ａで囲まれた領域におけるパッド構成の詳細を示す。
【００４７】
図８において、最上層のアルミ配線８１が、第１及び第２の兼用パッドＰ１，Ｐ２とは異なるハッチングで描かれている。最上層のアルミ配線８１には、ＶＤＤ配線、ＶＳＳ配線、ＶＤＤＱ配線、ＶＳＳＱ配線が含まれる。
【００４８】
最上層のアルミ配線８１を覆うポリイミド膜に開口を形成し、開口内に露出した最上層のアルミ配線の一部を専用パッドＰ０（ＤＱ２９〜ＤＱ３１）、第１の兼用パッドＰ１（ＶＤＤＱ，ＶＳＳＱ）及び第２の兼用パッドＰ２（ＶＤＤ，ＶＳＳ）としている。これらのパッドは、第１のエッジＥ１に沿ってｘ方向に一列に配列されている。
【００４９】
ＥＳＤ保護兼出力回路１３及びＥＳＤ保護回路１４は、それぞれ対応するパッドに隣接して配置される。これらの回路は、最上層のアルミ配線８１よりも下層（図の裏面側）に形成される。最上層のアルミ配線層８１は、スルーホール８２を介して下層の配線層等にも接続される。
【００５０】
図９に、図８に示された７つのパッドの実際の寸法の一例を示す。図９において★印は、ボンディング領域の中心位置を示し、●印はプロービング領域の中心位置を示している。なお、本発明は、図８の寸法に限定されず任意の寸法を採用することができる。例えば、第２の兼用パッドＰ２のｘ方向に沿った長さを、専用パッドＰ０のｘ方向長さと同じにしてもよい。また、ボンディング領域とプロービング領域が一部重なりを持つように構成されてもよい。
【００５１】
以上説明したように、本実施の形態に係る半導体装置は、ボンディングとプロービングの両方に使用される兼用パッドの面積を、ボンディングに用いられるがプロービングには用いられない専用パッドの面積よりも大きくしても、半導体チップのサイズの増大を抑制するとともに、配線レイアウトパターンの複雑化を防止することができる。
【００５２】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の変形変更が可能である。例えば、上記実施の形態では、半導体装置として、ＤＲＡＭに代表される半導体記憶装置を例示したが、本発明は他の半導体装置にも適用可能である。また、配列されるされるパッドの数やサイズは上記例に限らず任意に設定することができる。
【符号の説明】
【００５３】
１０ 半導体チップ
１１ アレイブロック
１２ 読み出し書き込み制御回路
１３−０〜１３−３１ ＥＳＤ保護兼出力回路
１４ ＥＳＤ保護回路
２１ アドレス／コマンドパッド列
２２ ＤＱパッド列
２３ ロウデコーダ
２４ カラムデコーダ
８１ アルミ配線層
８２ スルーホール
【特許請求の範囲】
【請求項１】
第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、
前記半導体チップ上に形成された複数の第１グループパッドであって、当該複数の第１グループパッドは互いに前記第２の方向に沿った長さが実質的に等しい、前記複数の第１グループパッドと、
前記半導体チップ上に形成された第２グループパッドであって、当該第２グループパッドは、前記第２の方向に沿った長さが、前記複数の第１グループパッドの前記第２の方向に沿った長さよりも長い、前記第２グループパッドと、を備え、
前記複数の第１グループパッドと前記第２グループパッドとは、前記第２グループパッドと前記第２のエッジとの間に前記複数の第１グループパッドのいずれか１つも含まずに、前記第１の方向に沿って一列に並んで配置されることを特徴とする半導体装置。
【請求項２】
前記第２グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２グループパッドは、電源用パッドであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１グループパッドは、前記第１の方向に沿った長さが互いに異なる２種類のパッドを含むことを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記２種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、
前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第１のパッドと、
前記半導体チップ上に形成された第２のパッドであって、当該第２のパッドは、前記第１の方向に沿った長さが前記複数の第１のパッドの前記第１の方向に沿った長さよりも長く、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さと実質的に等しい、前記第２のパッドと、
前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第３のパッドであって、当該複数の第３のパッドのそれぞれは、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さよりも長い前記複数の第３のパッドと、を備え、
前記複数の第１のパッド、前記第２のパッド、及び、前記複数の第３のパッドが、前記複数の第３のパッドからなる２つのグループの間に前記複数の第１のパッド及び前記第２のパッドが挟まれるように、第１の方向に沿って一列に配置されることを特徴とする半導体装置。
【請求項７】
前記第２のパッド及び前記複数の第３のパッドのそれぞれは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第３のパッドは、電源用パッドであることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
半導体チップと、
前記半導体チップ上に第１の方向に沿って一列に配列形成された複数のパッドと、を有し、
前記複数のパッドの各々は、前記第１の方向に直交する第２の方向に沿った一対の辺を有する矩形に形成され、
前記複数のパッドは、前記一対の辺の長さが第１の長さに等しい複数の第１グループパッドと、前記一対の辺の長さが第１の長さよりも長い第２の長さに等しい少なくとも１つの第２グループパッドとを含み、
前記第２グループパッドは、前記複数の第１グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする半導体装置。
【請求項１０】
前記第２グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２グループパッドは、電源用パッドであることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記複数の第１グループパッドは、前記第１の方向に沿った一対の辺の長さが互いに異なる２種類のパッドを含むことを特徴とする請求項９，１０又は１１に記載の半導体装置。
【請求項１３】
前記２種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項１２に記載の半導体装置。
【請求項１】
第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、
前記半導体チップ上に形成された複数の第１グループパッドであって、当該複数の第１グループパッドは互いに前記第２の方向に沿った長さが実質的に等しい、前記複数の第１グループパッドと、
前記半導体チップ上に形成された第２グループパッドであって、当該第２グループパッドは、前記第２の方向に沿った長さが、前記複数の第１グループパッドの前記第２の方向に沿った長さよりも長い、前記第２グループパッドと、を備え、
前記複数の第１グループパッドと前記第２グループパッドとは、前記第２グループパッドと前記第２のエッジとの間に前記複数の第１グループパッドのいずれか１つも含まずに、前記第１の方向に沿って一列に並んで配置されることを特徴とする半導体装置。
【請求項２】
前記第２グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２グループパッドは、電源用パッドであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記複数の第１グループパッドは、前記第１の方向に沿った長さが互いに異なる２種類のパッドを含むことを特徴とする請求項１，２又は３に記載の半導体装置。
【請求項５】
前記２種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項４に記載の半導体装置。
【請求項６】
第１の方向に延伸された第１のエッジと、前記第１の方向と実質的に直交する第２の方向に延伸された第２のエッジとを含む半導体チップと、
前記半導体チップ上に形成され、互いに実質的に等しい大きさの複数の第１のパッドと、
前記半導体チップ上に形成された第２のパッドであって、当該第２のパッドは、前記第１の方向に沿った長さが前記複数の第１のパッドの前記第１の方向に沿った長さよりも長く、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さと実質的に等しい、前記第２のパッドと、
前記半導体チップ上に形成された互いに実質的に等しい大きさの複数の第３のパッドであって、当該複数の第３のパッドのそれぞれは、前記第２の方向に沿った長さが前記複数の第１のパッドの前記第２の方向に沿った長さよりも長い前記複数の第３のパッドと、を備え、
前記複数の第１のパッド、前記第２のパッド、及び、前記複数の第３のパッドが、前記複数の第３のパッドからなる２つのグループの間に前記複数の第１のパッド及び前記第２のパッドが挟まれるように、第１の方向に沿って一列に配置されることを特徴とする半導体装置。
【請求項７】
前記第２のパッド及び前記複数の第３のパッドのそれぞれは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記複数の第３のパッドは、電源用パッドであることを特徴とする請求項６又は７に記載の半導体装置。
【請求項９】
半導体チップと、
前記半導体チップ上に第１の方向に沿って一列に配列形成された複数のパッドと、を有し、
前記複数のパッドの各々は、前記第１の方向に直交する第２の方向に沿った一対の辺を有する矩形に形成され、
前記複数のパッドは、前記一対の辺の長さが第１の長さに等しい複数の第１グループパッドと、前記一対の辺の長さが第１の長さよりも長い第２の長さに等しい少なくとも１つの第２グループパッドとを含み、
前記第２グループパッドは、前記複数の第１グループパッドを一列に並べて形成される列の外側に配置されていることを特徴とする半導体装置。
【請求項１０】
前記第２グループパッドは、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２グループパッドは、電源用パッドであることを特徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】
前記複数の第１グループパッドは、前記第１の方向に沿った一対の辺の長さが互いに異なる２種類のパッドを含むことを特徴とする請求項９，１０又は１１に記載の半導体装置。
【請求項１３】
前記２種類のパッドの一方は、ボンディングに用いられる専用パッドであり、他方は、ボンディング及びプロービングに用いられる兼用パッドであることを特徴とする請求項１２に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１５６３４６（Ｐ２０１２−１５６３４６Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１４７８７（Ｐ２０１１−１４７８７）
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２７日（２０１１．１．２７）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]