【課題】開孔径が均一で開孔径の制御が容易な、微細化に適した開孔パターンを有するマスクを製造する。
【解決手段】第１及び第２のマスク層内に開孔を設ける。この後、第１のマスク層内の開孔の径よりも第２のマスク層内の開孔の径を、Ｘの量だけ大きくする。この後、第２のマスク層内の開孔内にマスク材料を形成することによって第２のマスク層内の開孔内に、Ｘの径の空洞部を形成する。この空洞部を開孔として有する第２のマスク層及びマスク材料を、マスクとして形成する。 （もっと読む）

【課題】 コンタクト構造体を有する半導体素子の製造方法を提供する。
【解決手段】 この製造方法は半導体基板上に絶縁膜を形成する第１工程と、前記絶縁膜の所定領域内に選択的に不純物イオンを注入して前記絶縁膜の前記所定領域内に格子欠陥（ｌａｔｔｉｃｅ ｄｅｆｅｃｔｓ）を生成する第２工程とを含む。さらに、格子欠陥を有する絶縁膜を熱処理して前記所定領域内の格子欠陥の生成を加速する第３工程を含む。その結果、前記所定領域内に電流通路（ｃｕｒｒｅｎｔ ｐａｔｈｓ）を有する導電性の領域が形成される。前記第３工程は前記絶縁膜を少なくとも２０℃／ｍｉｎ以上の温度変化率で急冷する段階を含む。 （もっと読む）

【課題】配線層の加工マージンが大きく、微細化に適した半導体装置の製造方法を提供する。
【解決手段】半導体基板１にゲート電極溝を形成する工程と、ゲート電極溝の内壁面にゲート絶縁膜１５を形成する工程と、ゲート電極溝の底部に埋め込みゲート電極２３Ａを形成する工程と、埋め込みゲート電極２３Ａの上面を覆うようにゲート電極溝の内部に絶縁膜を埋め込んだ後、エッチバックして当該ゲート電極溝の上部にキャップ絶縁膜２２を形成する工程と、半導体基板１の上面に層間絶縁膜２４を形成する工程と、層間絶縁膜２４にビットコンタクト開口部を形成する工程と、を備え、半導体基板１の上面に層間絶縁膜２４を形成する工程が、半導体基板１の上面とキャップ絶縁膜２２の上面との間に生じた段差を埋め込むように層間絶縁膜２４を成膜するとともに当該層間絶縁膜２４の上面を平坦とすることを特徴とする半導体装置の製造方法である。 （もっと読む）

【課題】ダマシン配線形成時に、シード膜を配線用溝の側壁に確実に形成する。
【解決手段】下地絶縁膜１の上にプラズマシリコン窒化膜２、プラズマＴＥＯＳ酸化膜３を形成する。プラズマＴＥＯＳ酸化膜３は、高周波電源および低周波電源を用いる２周波励起プラズマＣＶＤ装置により、膜密度が上部に行くほど小さくなるように形成される。配線用溝をＲＩＥ法により形成した後、ウェットエッチングで膜密度が小さい部分を速くエッチングすることでテーパ形状の配線用溝３ａを形成する。スパッタでバリアメタル膜４を形成する際に配線用溝３ａの側壁にも確実に形成でき、銅膜５のメッキをボイドなしに形成できる。 （もっと読む）

【課題】内部接続端子にクラックを生じさせない、信頼性を高めたパッケージの製造方法を提供する。
【解決手段】電極パッドを有する半導体集積回路を含む半導体チップが複数配置された半導体基板と、半導体基板上の再配線層とを有する半導体装置の製造方法であって、半導体集積回路の領域の間に位置するスクライブ領域の中に溝部を加工するため、溝部以外の領域を保護する保護マスクを半導体基板に張り付ける、保護マスク張り付け工程（Ｓ１０１）と、溝部を加工する溝部加工工程（Ｓ１０２）と、保護マスクを第１絶縁層の形成のためのスクリーンマスクとして使用して、溝部を覆うように第１絶縁層を形成する、第１絶縁層形成工程（Ｓ１０３）とを有することを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】パターン不良を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】被加工膜上に、ラインアンドスペース部と前記ラインアンドスペース部の外側に形成された第一のパターンとを有する第二のパターンを形成し、側壁パターンを前記第二のパターンの側壁に形成し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と反対側の側壁に形成された側壁パターンを除去し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と対向する側の側壁に形成された側壁パターンに基づき、回路パターンを形成する。 （もっと読む）

【課題】半導体装置において、パッド下方の絶縁膜におけるクラックの発生を抑制する。
【解決手段】半導体装置１０は、基板４上に形成された絶縁膜３と、絶縁膜３中に形成された複数の配線２０を含む配線層と、絶縁膜３上に形成されたパッド１とを備える。パッド１下方の少なくとも一部を含む領域において、該領域外に比べて隣り合う複数の配線２０同士の間隔が狭くなった狭配線間隔領域が構成されている。 （もっと読む）

【課題】フォトリソグラフィ法の露光解像限界未満のラインアンドスペースパターンとなる被加工膜のパターンの上層に、その被加工膜のパターンと接続するコンタクトを容易に形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に形成された第２の膜１４を、複数の線状部とそれぞれの線状部の一端に形成された線状部よりも幅の広い端部を有するパターンへと加工し、このパターンをスリミングして第１のパターン１６を形成し、第１のパターン１６の端部１４１ａ上を横断する第１の開口１８０を有する第２のパターンを形成し、第１の開口１８０内に露出する第２の膜１４をエッチングし、端部１４１ａを線状部１４０ａに近い第１の端部１４２ａと、線状部１４０ａと遠い第２の端部１４３ａとに分割することを含む。 （もっと読む）

【課題】ヒューズの線幅の縮小化を図ることが可能な半導体装置を提供する。
【解決手段】この半導体装置１では、ヒューズＦＵに隣接してダミーヒューズＤＦＵを設け、ヒューズＦＵおよびダミーヒューズＤＦＵの各々の配線幅を最小線幅に設定し、ヒューズＦＵおよびダミーヒューズＤＦＵの間隔を最小間隔に設定した。したがって、ＯＰＣによってヒューズＦＵおよびダミーヒューズＤＦＵの露光条件が最適化されるので、最小線幅のヒューズＦＵを形成することができる。 （もっと読む）

歪み材料を有する半導体デバイスが開示される。特定の実施形態では、半導体デバイスは、第１ドレインと第１ソースとの間に第１ゲートを含む第１セルを含む。半導体デバイスはまた、第１セルに隣接する第２セルを含む。第２セルは、第２ドレインと第２ソースとの間に第２ゲートを含む。半導体デバイスはさらに、第１ソースと第２ソースとの間にシャロートレンチ分離領域を含む。第１ソースおよび第２ソース上の第１量の歪み材料は、第１ドレインおよび第２ドレイン上の第２量の歪み材料より多い。
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【課題】パッドピッチに対応させてプローブ針の間隔を狭くすることができるようにする。
【解決手段】この半導体装置は、絶縁膜１１０上に形成されたパッド１２０と、パッド１２０に形成された凹部１２１と、凹部１２１内に形成された金属層１２２とを備える。パッド１２０は接続領域１２６及びプローブ領域１２４を備えている。接続領域１２６にはボンディングワイヤやバンプなどの接続部材が接続される。プローブ領域１２４は、半導体検査装置のプローブ針が接する領域である。そして金属層１２２はプローブ領域１２４に設けられている。パッド１２０は矩形であり、プローブ領域１２４は、パッド１２０のうち半導体装置の内側を向いている辺を含むように形成されている。金属層１２２は、パッド１２０よりもイオン化傾向の小さい金属により形成されている。 （もっと読む）

【課題】トランジスタのゲート電極上に第１の誘電体層を形成し、かつ金属層と接合したダマシン構造を形成する方法を提供する。
【解決手段】トランジスタのゲート電極上に第１の誘電体層を形成し、第１の誘電体層上にエッチストップ層を形成し、第１の誘電体層およびエッチストップ層を貫通する開口を形成し、トランジスタのソース／ドレイン（Ｓ／Ｄ）領域を露出し、開口内に、エッチストップ層の第１の上面と少なくとも部分的に実質的に同じ高さである表面を有する金属層を形成して、トランジスタのＳ／Ｄ領域に接触させ、さらに金属層と接合したダマシン構造を形成する。 （もっと読む）

【課題】シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させることが可能な成膜方法である。
【解決手段】真空排気が可能になされた処理容器２２内で被処理体Ｗの表面に対して薄膜を形成する成膜方法において、原料ガスを用いて処理容器内でプラズマＣＶＤ法により薄膜としてチタンを含む金属膜８を形成する金属膜形成工程と、処理容器内で金属膜に対してアニール処理を行うアニール工程とを有する。これにより、シリサイド化反応を十分に行わせることによってコンタクト抵抗を低減化させる。 （もっと読む）

【課題】本発明は、埋込みビットラインの抵抗を減少させ高速動作に有利な半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、ハードマスク膜をバリアとして半導体基板をエッチングし、複数の活性領域を画定するトレンチを形成するステップと、ハードマスク膜が突出部となるように前記トレンチ内部を一部ギャップフィルするギャップフィル膜を形成するステップと、突出部の両側側壁を覆うスペーサを形成するステップと、ドープドエッチング障壁膜をエッチングバリアとしてスペーサのうち何れか１つのスペーサを除去するステップと、残留するスペーサをエッチングバリアとして前記ギャップフィル膜をエッチングし、活性領域の一側側壁を露出させる側壁トレンチを形成するステップと、を含む。 （もっと読む）

本発明は、４倍ハーフピッチレリーフパターニングのための双側壁パターニングを用いてメモリ線および構造を製作する装置、方法およびシステムを提供する。本発明は、基板の上方に配される第１のテンプレート層からフィーチャを形成することと、フィーチャに隣接してハーフピッチの側壁スペーサを形成することと、ハーフピッチの側壁スペーサをハードマスクとして用いることによって第２のテンプレート層内により小さいフィーチャを形成することと、より小さいフィーチャに隣接して４分の１ピッチの側壁スペーサを形成することと、４分の１ピッチの側壁スペーサをハードマスクとして用いることによって導体層から導体フィーチャを形成することとを含む。多数の追加の態様が開示される。
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半導体素子（例えば、フリップチップ）は、介在層によってドレインコンタクトから分離されたサブストレートを含む。前記介在層を通じて延びる前記素子の動作時において、トレンチ状のフィードスルー要素を用いて、前記ドレインコンタクトおよび前記サブストレートを電気的に接続する。 （もっと読む）

【課題】基板の内部であって、活性領域と素子分離領域との境界領域にコンタクトホールが形成された場合に、基板に流れるリーク電流を抑制できるようにする。
【解決手段】半導体基板１０の上部に形成された素子分離領域１０ａ及び活性領域１０ｂと、半導体基板１０の上に形成された絶縁膜１２と、絶縁膜１２に少なくとも活性領域１０ｂを露出するように形成され、且つ、素子分離領域１０ａにおける活性領域１０ｂとの境界領域を含む領域に形成されたコンタクトホール１３と、コンタクトホール１３における、活性領域１０ｂの上に位置する第１の底面の上に形成された第１のバリアメタル膜１４と、コンタクトホール１３における、最下端に位置する第２の底面と第１の底面とをつなぐ壁面上に形成された第２のバリアメタル膜１７とを備える。第２のバリアメタル膜１７は、第１のバリアメタル膜１４よりも比抵抗が高いことを特徴とする。 （もっと読む）

【課題】Ｒｕバリア上にダイレクトにめっきするプロセスにおいて、ボイドフリーの埋め込みを実現する半導体装置の製造方法を提供する。
【解決手段】半導体装置１００の製造方法は、半導体基板上の絶縁膜１０１に凹部１０２を形成する工程（ａ）と、凹部１０２の側壁及び底部を覆うようにバリアメタル膜１０３を形成する工程（ｂ）と、第１の電界めっき処理により、バリアメタル膜１０３の表面に沿ってコンフォーマルな第１の導電膜１０４を形成する工程（ｃ）と、工程（ｃ）の後、第２の電界めっき処理により、凹部内に第２の導電膜１０５を形成する工程（ｄ）とを有する （もっと読む）

【課題】自己組織化材料を用いて制御性の良いコンタクトを形成可能なコンタクト形成方法及び半導体装置の製造方法が提供する。
【解決手段】基板上に形成され、異なる層を電気的に接続するコンタクトの形成方法であって、第一の層上に形成された層間絶縁膜をエッチングし、前記第一の層の一部を露出させるコンタクトホールを形成する工程と、前記コンタクトホール内に導電性高分子ブロック共重合体を含む高分子膜を形成する工程と、前記高分子膜を相分離させ、前記コンタクトホール内の露出した前記第一の層上に導電性の配列構造からなるコンタクトを形成する工程と、前記コンタクト上に第二の層を形成する工程と、を備える。 （もっと読む）

【課題】ＳＲＡＭのメモリセルの面積を減少させる。
【解決手段】半導体装置は、基板上のメモリセル領域内に設けられた第１活性領域と、第１活性領域と素子分離により分離され、第１活性領域内よりもメモリセル領域の中心に近い位置に設けられた第２活性領域と、第１活性領域を横断する第１ゲート電極と、第１ゲート電極と離間し、第１活性領域および第２活性領域を横断する第２ゲート電極と、第１活性領域で、第１ゲート電極と第２ゲート電極との間の第１ドレイン部と、第２活性領域で、第２ゲート電極の第１ドレイン部側の第２ドレイン部と、第１ドレイン部と第２ドレイン部とを接続する第１配線と、第１ゲート電極および第２ゲート電極と離間し、端部が第１ゲート電極の第２活性領域側の端部と対向する第３ゲート電極と、第２ドレイン部と第３ゲート電極とを接続する第２配線とを備え、第３ゲート電極の上面と第２配線の上面はほぼ同じ高さに形成されている。 （もっと読む）