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Fターム[5F033XX17]の内容

半導体集積回路装置の内部配線 (234,551) | 目的、効果 (15,696) | クラック防止、歪み防止 (509)

Fターム[5F033XX17]に分類される特許

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【課題】パターンの高さおよび間隔に応じた最適な膜厚で層間絶縁膜を形成することにより、製造工程数を増加させることなく層間絶縁膜の平坦度を向上させることができる半導体装置の製造方法を提供すること。
【解決手段】基板1上に形成された所定形状のパターン2におけるパターン間隔Sとパターン高さhの縦横比K=S/hに応じて、基板1上に形成すべき層間絶縁膜3の最適膜厚Tを算出し、パターン2を覆うように最適膜厚Tで層間絶縁膜3を基板1上に形成する層間絶縁膜形成工程と、基板1上の層間絶縁膜3を熱処理してリフロー平坦化する平坦化工程とを含むことを特徴とする半導体装置の製造方法。 (もっと読む)


【課題】半導体装置に搭載された半導体チップにかかる応力を抑えて、半導体チップ内における膜の剥離やクラック等を防止する。
【解決手段】半導体チップと、半導体チップの主面に形成された電極と、半導体チップを搭載する配線基板とを備える半導体装置において、例えば、配線基板の配線と、電極とを電気的に接続する再配線を設ける。この再配線としては、半導体チップと配線基板との間に生じる応力を緩和するようなものを使用する。 (もっと読む)


【課題】 半導体デバイスのダイ、スタック構造、及びシステムを提供する。
【解決手段】 基板の下方にあり、少なくとも1つの基板領域の周りにあるシールリング構造、及び前記シールリング構造に結合され、前記基板領域内へのイオンの拡散を実質的に防ぐ少なくとも1つの手段を含むダイ。 (もっと読む)


【課題】応力集中に対して内部電極の断線、剥離および貫通電極の脱落が起こりにくい半導体装置を提供する。
【解決手段】半導体基板11と、半導体基板11を厚み方向に貫通して設けられた貫通電極17と、半導体基板11の第一の主面の貫通電極17が到達する部分に設けられ、貫通電極17と電気的に接続された内部電極12と、内部電極12の一部を除外して内部電極12および前記第一の主面を覆う保護膜13と、半導体基板11の前記第一の主面とは反対側の第二の主面に設けられ、貫通電極17と電気的に接続された金属配線18とを備え、内部電極12上において保護膜13に複数の開口14が設けられている。 (もっと読む)


【課題】 半導体パッケージに熱が加えられた場合に、半導体装置と配線基板とを接合する接合部に生じる応力を緩和し、クラックの発生を防止できる半導体パッケージ、及び、その製造方法を提供することを課題とする。
【解決手段】 この半導体パッケージは、配線基板と、前記配線基板上に形成された半導体装置と、を有し、前記半導体装置は、半導体チップと、一方の端部が前記半導体チップの一方の面に固定され、他方の端部が前記半導体チップを貫通して、前記半導体チップの他方の面に固定された貫通電極と、を有し、前記貫通電極は、前記半導体チップに形成された空間部により、前記半導体チップの壁面と接触しないように前記半導体チップを貫通し、前記配線基板と前記半導体装置とは、前記貫通電極を介して電気的に接続されていることを要件とする。 (もっと読む)


【課題】パッシベーション層のクラックの発生を防止する。
【解決手段】エッチング及びダマシン法を用いて製造される集積回路においては、金属配線層から周囲の誘電体材料に応力が伝達されることによって、デバイスに組み込まれる配線層(400)の周囲の誘電体材料にクラックが発生することが一般的である。本発明は、周囲の誘電体層に伝達される応力を低減することができると考えられる丸められたコーナを有する配線層を形成することにより、この問題を解決する。 (もっと読む)


【課題】半導体チップ上のアルミニウム系等のボンディング・パッド上方に再配線構造を有するデバイスにおいては、一般にバンプ電極による外部接続が主要な構造である。一方、このようなデバイスにおいても、ワイヤ・ボンディングにより外部接続をとりたいというニーズが広く存在する。そこで、無電界メッキによる積層金属再配線上に更に無電界メッキによってボンディング用の金メッキ表面膜を設け、そこにワイヤをボンディングする技術が考えられている。しかし、このような無電界メッキ・ベースの技術では、耐拡散性および耐衝撃性等を十分に確保することができず、高信頼性のデバイス及びプロセスを提供することが困難である。
【解決手段】本願発明は半導体チップ上のアルミニウム系等のボンディング・パッド上方に再配線構造を有するデバイスにおいて、再配線上に電解メッキによるワイヤ・ボンディング用の金パッド層を形成するものである。 (もっと読む)


【課題】ボラジン系化合物の絶縁膜を用いて、絶縁材料と配線材料との間の密着性や、機械強度等の特性が向上された半導体装置およびその製造方法を提供する。
【解決手段】凹部に第1の導体層が埋め込まれた第1の絶縁層と、第1の絶縁層上に形成されたエッチングストッパー層と、エッチングストッパー層上に形成された第2の絶縁層と、第2の絶縁層上に形成された第3の絶縁層と、第2の絶縁層と第3の絶縁層との凹部に埋め込まれた第2の導体層と、を含む半導体装置であって、第2の絶縁層および第3の絶縁層は、炭素含有ボラジン化合物を原料として化学的気相反応成長法によって形成され、第3の絶縁層の炭素含有率が、第2の絶縁層の炭素含有率よりも小さく、第2の導体層の外周に、金属材料で構成された導体拡散防止層が形成されている半導体装置である。 (もっと読む)


【課題】パッドとバンプとの接触端を起点にクラックが発生したとしても、該クラックによって半導体基板が受けるダメージを低減することができる構造を提供する。
【解決手段】第1半導体チップ10において第1パッド部12を貫通して第1絶縁層11cに達する第1トレンチ13を設け、第2半導体チップ20において第2パッド部22を貫通して第2半導体基板21に達する第2トレンチ23を設ける。そして、バンプ30によって第1半導体チップ10と第2半導体チップ20とをフリップチップ接合する。このとき、各トレンチ13、23が、各パッド部12、22にバンプ30が接触した接触面のうちの外縁部に配置されるようにする。これにより、該接触面において各トレンチ13、23よりも内側に進展するクラック15、25を阻止することができる。 (もっと読む)


【課題】脆弱な低比誘電率層間絶縁膜を備えた半導体素子を有する半導体装置では、半導体素子の周縁部において層間隔離が生じる虞があった。
【解決手段】半導体素子1の主面には、回路素子が形成されており、また、比誘電率が2.5以下である絶縁層6を一層以上含む積層膜4が存在している。半導体素子1の周縁では、積層膜4が形成されておらず、積層膜4の下に位置する半導体基板2が露出している。半導体基板2の上面2aのうち積層膜4から露出する部分には、切り欠き部33が設けられている。 (もっと読む)


【課題】パッド電極の直下でのクラックの発生を抑制できるようにした半導体装置及びその製造方法を提供する。
【解決手段】シリコン基板1と、シリコン基板1上に形成されたLOCOS膜3と、LOCOS膜3上に形成されたポリシリコン膜5と、LOCOS膜3上に形成されたILD膜7と、ILD膜7に形成され、ポリシリコン膜5を底面とする第1の開口部と、第1の開口部内に形成され、ポリシリコン膜5と接するパッド電極9と、を有する。ポリシリコン膜5は、ILD膜7よりも強度があり、衝撃に対する耐性が高いため、プローブ検査の際にクラックの発生を抑制することができる。 (もっと読む)


アンテナ構造体が半導体チップに集積される。アンテナ構造体は、a)一つ以上の貫通シリコンビア(TSV)とb)一つ以上のクラック停止構造体のうち少なくとも一方によって形成される。特定の実施形態では、アンテナ構造体は、TSVによって形成されたアンテナ素子を含む。アンテナ構造体は、クラック停止構造体によって形成された方向素子を更に含み得る。他の特定の実施形態では、アンテナ構造体はクラック停止構造体によって形成されたアンテナ素子を含み、TSVによって形成された方向素子を更に含み得る。
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【課題】バンプの配列に疎密差があったときに発生する応力を緩和できる、半導体装置及び半導体装置の製造方法を提供する。
【解決手段】電極端子群を備える配線基板と、バンプ3群が形成されたバンプ形成面7を備え、バンプ3群が前記電極端子群と対向するように前記配線基板上に実装された半導体チップとを具備し、バンプ形成面7は、バンプ3が配置された領域の面積密度が第1密度である第1領域9と、バンプ3が配置された領域の面積密度が前記第1密度よりも小さい第2密度である第2領域10と、第1領域9と第2領域10との境界部分に設けられた第3領域11とを備え、第3領域11は、バンプ3が配置された領域の面積密度が、前記第2密度よりも大きく、前記第1密度よりも小さい。 (もっと読む)


【課題】金属パッドの下方に位置する層間絶縁膜にクラックが発生し、クラック内に水分が進入することがあっても、金属パッドの近傍の配線の信頼性が低下することを防止する。
【解決手段】半導体基板10上に形成された層間絶縁膜18と、層間絶縁膜18を貫通して設けられたリング用金属配線20Aと、層間絶縁膜18を貫通して設けられたコンタクト用金属配線20Bと、層間絶縁膜18上及びリング用金属配線20Aの全上面上に形成された第1の保護絶縁膜21と、第1の保護絶縁膜21上に形成された金属パッド23とを備え、リング用金属配線20Aは、層間絶縁膜18のうち金属パッド23の下方に位置する領域にリング状に設けられており、金属パッド23は、第1の保護絶縁膜21に形成された第1の開口部21aを通じてコンタクト用金属配線20Bに接続されている。 (もっと読む)


【課題】多数の積層膜を有する構造においても基板の反りが小さい不揮発性記憶装置及びその製造方法を提供する。
【解決手段】基板と、前記基板の上に交互に積層され、積層方向に貫通する貫通孔が形成されたそれぞれ複数の絶縁膜及び電極膜と、前記貫通孔の内部に形成された半導体ピラーと、少なくとも前記半導体ピラーと前記電極膜との間に設けられた電荷蓄積層と、を備え、前記絶縁膜は、圧縮応力及び引張応力のいずれか一方を発現する膜を含み、前記電極膜は、前記圧縮応力及び引張応力のいずれか他方を発現する膜を含むことを特徴とする不揮発性記憶装置が提供される。 (もっと読む)


【課題】プリ・メタル層間絶縁膜の構成法としては、オゾンTEOSによる酸化シリコン膜の埋め込み特性の良好なCVD酸化シリコン系絶縁膜を成膜後、高温リフローさせて平坦化した後、CMPスクラッチ耐性が良好なプラズマTEOSによる酸化シリコン膜を積層し、更にCMPで平坦化することが考えられる。しかし、コンタクト・ホール形成プロセスにおいて、プリ・メタル層間絶縁膜中のクラックがコンタクト・ホール内に露出し、そこにバリア・メタルが入り込み、ショート不良の原因となることが明らかとなった。
【解決手段】本願発明はプリ・メタル工程において、エッチ・ストップ膜上にオゾンTEOS膜を形成後、一旦、ゲート構造上のエッチ・ストップ膜が露出するようにオゾンTEOS膜をエッチバックし、その後、残存オゾンTEOS膜上にプラズマTEOS膜を成膜し、このプラズマTEOS膜をCMPにより、平坦化するものである。 (もっと読む)


【課題】半導体ウェーハにおいて高い利用効率を維持しつつも、スクライブ線領域で生じたチッピングが素子形成領域の内部まで伸展することを防止する。
【解決手段】複数の素子形成領域20と、互いに交差する帯状に設けられて素子形成領域20を個別に囲む、層間絶縁膜22が積層されたスクライブ線領域30とからなるとともに、スクライブ線領域30同士の交差部に部分的に設けられた、複数の層間絶縁膜22の少なくとも一部を積層方向の上下より挟む複数の補強パッド34および補強パッド34同士を接続するビア36からなるチッピング防止構造38を備える半導体ウェーハ12。 (もっと読む)


【課題】 シリコン基板および該シリコン基板上に設けられた低誘電率膜と配線との積層構造からなる低誘電率膜配線積層構造部を備えた半導体装置の製造方法において、低誘電率膜が剥離しにくいようにし、且つ、シリコン基板の側面の保護を完全とする。
【解決手段】 シリコン基板1の上面には低誘電率膜4と配線5との積層構造からなる低誘電率膜配線積層構造部3がその側面がシリコン基板1の側面と実質的に面一となるように設けられている。シリコン基板1および低誘電率膜配線積層構造部3の周側面は封止膜15によって完全に覆われている。これにより、低誘電率膜4が剥離しにくい構造となっており、且つ、シリコン基板1の側面をクラック等から完全に保護することができる。 (もっと読む)


【課題】WL−CSP型半導体装置において、樹脂部分と金属部分等の熱膨張係数の差異によってパッシベーション膜と再配線層との間に作用する応力をパッシベーション膜の剥離やクラックを抑制する。
【解決手段】再配線層にポストを固定する再配線台座の半導体装置の積層方向に平行な断面の面積が、ポスト側よりもパッシベーション膜側の方が小さくなるようにする。これによって、ポストと再配線台座との接続可能な面積を確保しながら、再配線台座とパッシベーション膜の接触面の面積を小さくすることができる。ポストと再配線台座との接続マージンを確保しつつ、パッシベーション膜と再配線層との間に作用する応力を緩和するため、パッシベーション膜の剥離やクラックを抑制できる。また、半導体装置を実装基板に実装した状態においては、外部端子に作用する熱応力が再配線台座にも分散されて、外部端子の耐久性が向上する。 (もっと読む)


【課題】低誘電率膜配線積層構造部の一部を除去するためのレーザ照射によるレーザ加工を行なったときに発生する不要物が半導体基板の上面側の絶縁膜等に付着することによる悪影響をほとんど皆無とすることができる半導体装置およびその製造方法を提供する。
【解決手段】ダイシングストリート22に対応する部分における半導体ウエハ21の上面に4層の低誘電率膜5および封止膜16が形成されたものを準備し、次に、ブレードを用いて、ダイシングストリート22を含む所定幅領域の半導体ウエハ22の下面側に第1の溝29を形成する。次に、半導体ウエハ21の下面側からのレーザ照射によるレーザ加工により、第1の溝29の部分に残存する半導体ウエハ22および低誘電率膜5に、第1の溝29よりも幅狭の第2の溝30を形成する。 (もっと読む)


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