【課題】半導体装置においてチップサイズに影響を与えないデカップリング容量を得る。
【解決手段】半導体装置は、基板１、１０と、高濃度拡散層領域１１と、第１ウェル４と、第２ウェル３とを具備している。基板１、１０は第１導電型である。高濃度拡散層領域１１は基板１、１０上に形成され、第１導電型である。第１ウェル４は基板１、１０上に形成され、高濃度拡散領域１１の一方側に設けられ、第１導電型である。第２ウェル３は基板１、１０上に形成され、高濃度拡散領域１１の他方側に設けられ、第１導電型と逆導電型となる第２導電型である。第２ウェル３と高濃度拡散領域１１との間、及び、第２ウェル３と基板１、１０との間でデカップリング容量が形成される。 （もっと読む）

【課題】同一基板上に混載された他の素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体装置は、ｐ形半導体層１２と、ｎ形のソース領域１３と、絶縁体２３と、ｎ形半導体領域２０と、ｎ形のドレイン領域１４と、ｐ形のチャネル領域１２ａと、ゲート絶縁膜１５と、ゲート電極１６と、ソース電極１８と、ドレイン電極１９と、電極２１とを備える。前記絶縁体は、前記ｐ形半導体層の表面から前記ｐ形半導体層の厚み方向に延びて形成されたトレンチｔ１内に設けられている。前記ｎ形半導体領域は、前記ドレイン領域と前記絶縁体との間の前記ｐ形半導体層の表面に設けられる。前記電極は、前記ｎ形半導体領域に接続される。 （もっと読む）

【課題】素子分離酸化膜上に所望の形状の抵抗素子を形成して、抵抗値の精度を高めて信頼性を向上させる。
【解決手段】半導体基板１の表面に形成された所定領域の素子分離酸化膜２上に複数の抵抗素子４が形成された半導体装置であって、抵抗素子４と近接する位置に活性領域３を設けた。抵抗素子４近傍の素子分離酸化膜２を必要な範囲に区切ることができ、ＣＭＰ法による素子分離酸化膜２の研磨の際に素子分離酸化膜２の中央部に凹みが形成されてしまうことを抑止できるため、抵抗素子４の形状の寸法精度を向上させることが可能となる。 （もっと読む）

【課題】出力トランジスタの形成領域から他の素子の形成領域への電子の移動を抑制する効果が高く、素子の誤動作を抑制できる半導体装置を提供する。
【解決手段】半導体基板ＳＵＢと、１対の注入元素子ＤＲと、アクティブバリア構造ＡＢと、ｐ型接地領域ＰＧＤとを備える。半導体基板ＳＵＢは主表面を有し、かつ内部にｐ型領域を有する。１対の注入元素子ＤＲは、ｐ型領域上であって主表面に形成される。アクティブバリア構造ＡＢは、主表面において１対の注入元素子ＤＲに挟まれる領域に配置される。ｐ型接地領域ＰＧＤは、主表面において１対の注入元素子ＤＲに挟まれる領域を避けて１対の注入元素子ＤＲおよびアクティブバリア構造ＡＢよりも主表面の端部側に形成され、かつｐ型領域に電気的に接続された、接地電位を印加可能な領域である。ｐ型接地領域ＰＧＤは、１対の注入元素子ＤＲに挟まれる領域と隣り合う領域において分断されている。 （もっと読む）

【課題】放熱効率が高く低コストでの実装が可能な半導体装置を提供する。
【解決手段】第１の方向に延在するゲート電極を有する複数のトランジスタを有し、複数のトランジスタが第１の方向と交差する第２の方向に配置されたトランジスタアレイ５４と、トランジスタアレイの第１の方向に配置され、複数のトランジスタのソース領域に電気的に接続されたパッド電極５０とを有する。 （もっと読む）

【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】電源分離領域内の配線密度を低下させる。
【解決手段】動作モードに応じて電源電圧が供給される電源線ＶＶＤＤと、常に電源電圧が供給される電源線ＶＤＤと、通常モードで電源線ＶＶＤＤを電源線ＶＤＤに接続するか、またはスリープモードで電源線ＶＶＤＤを接地電位とするか、を切り替える電源切替回路（１０４、１１１、１１０が相当）と、電源線ＶＶＤＤから電源供給されスリープモードでは動作を停止する第１回路ブロック１０１と、電源線ＶＤＤからの電源供給によって常に動作可能とする第２回路ブロック１０３と、電源線ＶＶＤＤの電位が接地電位近傍にあるか否かにそれぞれ応じて、第２回路ブロック１０３の入力端をハイレベルにするか、第１回路ブロック１０１の出力信号を第２回路ブロック１０３に伝達可能とするか、を制御する入力制御回路（１１４、１１８が相当）と、を備える。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】複数のトランジスタを均一に動作させ、低消費電力及び良好な歪特性を実現する。
【解決手段】高周波信号を増幅する電力増幅器１００であって、上部電極１２０ａ及び下部電極１２０ｂを有し、高周波信号が入力される整合容量１２０と、整合容量１２０の下部電極１２０ｂから出力される高周波信号を増幅する複数のトランジスタ１１０が所定の方向に並んで配置されているトランジスタ列とを備え、トランジスタ列に隣り合う領域において、トランジスタ列の両端から略等しい距離には、接地されたビアホール１７０が形成され、下部電極１２０ｂは、ビアホール１７０を挟んで高周波信号が均等に分配されるように配置されたマイクロストリップ線路であり、複数のトランジスタ１１０のベース端子に接続される。 （もっと読む）

【課題】チップ面積を大きくすることなく、チップの空いている外周部分を利用しながら、直列抵抗が小さく、かつ、充分に保護機能を果たすことができる保護ダイオードを有する半導体装置を提供する。
【解決手段】半導体層４に複数個のトランジスタセルＴが配列されて形成されている。その複数個のトランジスタセルＴより外周側（チップ端部側）の絶縁膜６上にポリシリコン膜によるリング状のｐ形層１ｂとｎ形層１ａとが交互に設けられることにより、保護ダイオード１が形成されている。保護ダイオード１は、その一番外側の層にＡｌなどの金属膜がリング状に接続され、そのング状に設けられている金属膜はソース配線３と金属膜１４によりコンタクトされ、一番内側の層にリング状に接続された金属膜がゲート配線２と接続されると共にトランジスタセルＴの外周側の一部セルのゲートと接続されている。 （もっと読む）

【課題】挿入損失およびチップサイズの増大を生じることなく、歪特性に優れた高周波スイッチおよび高周波モジュールを提供する。
【解決手段】高周波スイッチであって、高周波信号を入出力するための複数の入出力端子１０１〜１０３と、２つの入力端子１０１、１０３間に設けられた基本スイッチ部１０４、１０５と、基本スイッチ部１０４、１０５の導通および遮断を制御するための制御電圧が入力される制御端子１０６、１０７とを備え、基本スイッチ部１０４、１０５は、メアンダ形状のゲート電極を有するメアンダ型のＦＥＴ１１０〜１１３及びＦＥＴ１２０〜１２３が多段に接続されて形成され、ＦＥＴ１１０〜１１３、及び１２０〜１２３のうち、入出力端子１０３からの電気的距離が最も短いＦＥＴ１１３、及び１２０のフィンガー長は、他のＦＥＴ１１０〜１１２、及び１２１〜１２３のフィンガー長よりも短い。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】半導体素子単体の駆動力にはバラツキがあっても、搭載回路の駆動力のウェーハ間のバラツキを抑制することのできる半導体装置の製造方法を提供する。
【解決手段】実施形態の製造方法は、複数の半導体素子が並列に配置された回路を有する半導体装置の製造方法であって、上層配線形成工程用に、複数の半導体素子の並列接続数がそれぞれ異なる複数のマスクを製作しておき（工程Ｓ０１）、半導体基板上に半導体素子を形成し（工程Ｓ０２）、上層配線を形成する工程の前に、半導体基板上に形成された半導体素子のオン電流の測定を行い（工程Ｓ０３）、その測定の結果にもとづいて、上層配線形成工程用の複数のマスクから１枚のマスクを選択し（工程Ｓ０４）、選択したマスクを用いて上層配線を形成する（工程Ｓ０５）。 （もっと読む）

【課題】ＥＳＤ保護回路の面積を増大させることなく、サージに対する耐性に優れた半導体集積回路を実現する。
【解決手段】半導体集積回路は、互いに隣接する入出力セル１及び入出力セル２間には、アノードが入出力端子３に接続され、且つ、カソードが入出力端子７に接続されたサイリスタ１３と、カソードが入出力端子３に接続され、且つ、アノードが入出力端子７に接続されたサイリスタ１４とが構成されている。 （もっと読む）

【課題】ホールド電圧を変化させずに、トリガー電圧のみを調節することができるようにする。
【解決手段】本実施形態における保護素子１０は、低濃度コレクタ層１０２、シンカー層１１０、高濃度コレクタ層１１２、エミッタ層１３０、高濃度ベース層１２２、ベース層１２０、第１導電型層１４０、及び第２導電型層１５０を有している。第２導電型層１５０は低濃度コレクタ層１０２に形成されており、ベース層１２０と第１導電型層１４０の間に位置している。第２導電型層１５０は低濃度コレクタ層１０２よりも不純物濃度が高い。 （もっと読む）

【課題】過渡状態における温度検知の遅れ時間を短縮可能な半導体装置を提供すること。
【解決手段】本半導体装置は、半導体基板と、前記半導体基板上に形成された、前記半導体基板の温度を検知する温度検知素子と、前記温度検知素子を被覆する絶縁膜と、前記絶縁膜を介して前記温度検知素子の少なくとも一部を被覆する金属部と、を有する。 （もっと読む）

【課題】ゲート電極へのチャージアップの有無を解析する手法を用いても、書き込まれた情報を解析することができないようにするアンチヒューズをメモリ素子として有する半導体装置を提供する。
【解決手段】基板１０は第１導電型、例えばｐ型の半導体基板（例えばシリコン基板）である。アンチヒューズは、ゲート電極１２０及び第２導電型拡散層１３０を有している。第２導電型拡散層１３０は基板１０に形成されており、例えばｎ型である。第１コンタクト１２２はゲート電極１２０に接続している。第２コンタクト１４２は第１コンタクト１２２と同一層に形成されており、基板１０のうち第２導電型拡散層１３０が形成されていない領域に接続している。第２コンタクト１４２は第１コンタクト１２２に隣接している。 （もっと読む）

【課題】外部電源電圧を降圧するレギュレータを内蔵することによるチップ面積の増大を抑え且つ降圧電圧の安定化を実現できる半導体集積回路を提供する。
【解決手段】外部電源電圧（Ｖｅｘｔ）よりも低い内部電源電圧（Ｖｉｎｔ）で動作する内部回路を持つ半導体集積回路において、内部電源電圧を生成するレギュレータ（１５０〜１５７）を、バッファ及び保護素子を配置するための第２の領域（２）に配置することにより、降圧電源回路のオンチップ化による面積オーバヘッドを低減する。降圧電圧を伝達するループ状の電源幹線（Ｌ２０）を用い、電源幹線に外付け安定化容量を接続するための電極パッドを設ける等により、低消費電力を更に促進する。 （もっと読む）