【課題】ブートストラップゲインの上昇を可能にしたブートストラップ回路、当該ブートストラップ回路を用いたインバータ回路、当該インバータ回路を用いた走査回路、当該走査回路を用いた表示装置、及び、当該表示装置を有する電子機器を提供する。
【解決手段】トランジスタと、当該トランジスタの一方のゲート電極とソース／ドレイン領域との間に接続された容量とを有し、当該一方のソース／ドレイン領域の電位の変動に応じてゲート電極の電位が変動するブートストラップ動作を行うブートストラップ回路において、トランジスタについて、ゲート電極の中心を通る線に関してソース領域とドレイン領域とを非対称な構造にする。 （もっと読む）

【課題】ＥＳＤ耐量を向上させたＬＤＭＯＳＦＥＴを備える半導体装置を提供する。
【解決手段】半導体層２００よりも高濃度のＰ型の押込拡散領域４４０は、半導体層２００の表層から底面まで設けられている。押込拡散領域４４０よりも低濃度のＰ型の第１ウェル領域３００は、半導体層２００に、平面視で一部が押込拡散領域４４０と重なるように設けられている。Ｎ型のドレインオフセット領域５４０は、半導体層２００に、平面視で第１ウェル領域３００と接するように設けられている。ドレインオフセット領域５４０よりも高濃度のＮ＋型のドレイン領域５２０は、ドレインオフセット領域５４０内に設けられている。ドレインオフセット領域５４０よりも高濃度のＮ型の第２ウェル領域５６０は、半導体層２００のうち、ドレインオフセット領域５４０の下に位置して、平面視でドレイン領域５２０と重なる領域に設けられている。 （もっと読む）

【課題】半導体基板に半導体素子と内部回路とが設けられた半導体装置において、半導体素子及び内部回路の各温度を検出するセンサを効率的に配置してレイアウトの自由度を高めることができ、且つ半導体素子及び内部回路の各温度をより正確に検出し得る構成を提供することを目的とする。
【解決手段】半導体基板５の一方面側に、スイッチング素子２０と、このスイッチング素子２０の配置領域から距離を隔てて内部回路３０が配置されている。また、スイッチング素子２０に隣接して、周囲に第１絶縁膜２７が形成された第１温度検出素子２４が設けられている。さらに、内部回路３０よりもスイッチング素子２０に近い側に、周囲に第２絶縁膜２８が形成された第２温度検出素子２５が設けられている。そして、第２絶縁膜２８の厚さが第１絶縁膜２７の厚さよりも大きくなるように構成されている。 （もっと読む）

【課題】フリップフロップにおけるアクティブ領域のレイアウトの凹凸を低減する。
【解決手段】半導体チップには、クロック領域ＣＲ１、ラッチ領域ＬＲ１およびバッファ領域ＢＲ１が設けられ、クロック領域ＣＲ１にはアクティブ領域ＡＫ５、ＡＫ６が形成され、ラッチ領域ＬＲ１にはアクティブ領域ＡＫ１、ＡＫ２が形成され、バッファ領域ＢＲ１にはアクティブ領域ＡＫ３、ＡＫ４が形成され、アクティブ領域ＡＫ１〜ＡＫ６の幅をそれぞれにおいて均一の幅として分割されている。 （もっと読む）

【課題】差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供する。
【解決手段】高周波半導体チップと、高周波半導体チップの入力側に配置された入力側分布回路と、高周波半導体チップの出力側に配置された出力側分布回路と、入力側分布回路に接続された高周波入力端子と、出力側分布回路に接続された高周波出力端子と、高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが１つのパッケージに収納されたことを特徴とする半導体装置。 （もっと読む）

【課題】放熱性と耐久性に優れた半導体装置およびその製造方法を提供する。
【解決手段】導電ベースプレートと、導電ベースプレート上に接合される半導体チップと、半導体チップと導電ベースプレートとの接合面の中央部に配置された第１接着剤と、半導体チップと導電ベースプレートとの接合面の周辺部に配置された第２接着剤とを備え、第１接着剤は第２接着剤よりも相対的に熱伝導率が高く、第２接着剤は第１接着剤より相対的に接合力が高い半導体装置。 （もっと読む）

【課題】パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】素子形成領域１０Ａと該素子形成領域１０Ａの周囲に設けられた素子分離領域２０とを有する半導体層１０と、前記素子形成領域１０Ａ内に形成された素子３０と、前記半導体層１０の上方に設けられた層間絶縁層６０と、前記層間絶縁層６０の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッド６２であって、前記素子３０と平面視で少なくとも一部が重複する前記電極パッド６２と、を含み、前記半導体層１０において、前記電極パッド６２の前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域１２である。 （もっと読む）

【課題】電源供給が遮断されるＩＯ領域が存在する場合でも、ランダムロジック領域内でのラッチアップの発生を防止するガードバンドセル及びガードバンドを提供すること。
【解決手段】本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１を有する。また、本発明の一態様に係るガードバンドセル１１は、ＮウェルＮＷ１の上に形成された、Ｎウェル層と同じ導電型であるＮ型ガードバンド拡散層ＮＧＢ１を有する。Ｎ型ガードバンド拡散層ＮＧＢ１は、十分な低抵抗の配線により、ランダムロジック領域２の電源電位と接続される。 （もっと読む）

【課題】熱処理機構を用いて基板を所定の温度に熱処理する熱処理装置において、前記熱処理機構の温度を簡易な方法で適切に校正する。
【解決手段】温度校正装置の温度検査治具１０は、熱処理板上に載置される被処理ウェハ７０と、被処理ウェハ７０上に設けられた複数のホイートストンブリッジ回路７１とを有している。ホイートストンブリッジ回路７１は、温度変化に応じて抵抗値が変化する４つの測温抵抗体７２と、接触子４１が接触する４つのコンタクトパッド７３と有している。温度校正装置の制御部では、ホイートストンブリッジ回路７１が平衡状態となるように、すなわちホイートストンブリッジ回路７１のオフセット電圧がゼロになるように、熱処理板の温度を調節する。 （もっと読む）

【課題】ＭＭＩＣとＭＭＩＣ外部回路とを接続するボンディングワイヤの影響を比較的簡単な構成で低減し、かつ省スペース化された電力増幅器を提供する。
【解決手段】ＭＭＩＣ基板と、ＭＭＩＣ基板上に配置された高周波プローブパッドと、ＭＭＩＣ基板上に高周波プローブパッドに隣接して配置され、ＭＭＩＣ外部回路とのボンディングワイヤ接続用のメタルプレートとを備える。 （もっと読む）

【課題】半導体集積回路装置において、レイアウトの面積効率の低下を抑制可能となる、マルチハイトセルのレイアウト構造を提供する。
【解決手段】標準論理セル１０は、電源配線または接地配線となるメタル配線１２を共有するようにＹ方向に隣接して配置された第１および第２回路領域Ａ１，Ａ２を備えている。Ｘ方向において、第１回路領域Ａ１の両端部の位置ｘ１ａ，ｘ１ｂと第２回路領域Ａ２の両端部の位置ｘ２ａ，ｘ２ｂとは、少なくともいずれか一方が異なっている。すなわち、標準論理セル１０の外形形状ＣＦは、第１および第２回路領域Ａ１，Ａ２の外形形状が矩形であるにもかかわらず、非矩形となっている。 （もっと読む）

【課題】ＴＥＧによる検査結果を容易に確認できるようにしつつ、ＴＥＧの占有面積を小さくする。
【解決手段】ＴＥＧ群３００は、第１テスト用パッド３１０、第２テスト用パッド３１２、及び複数のＴＥＧ（例えば第１ＴＥＧ３２０、第２ＴＥＧ３４０、及び第３ＴＥＧ３６０）を有している。複数のＴＥＧは、電気回路上、第１テスト用パッド３１０と第２テスト用パッド３１２の間に位置し、互いに直列又は並列に配置されており、かつ平面視で互いに重なっていない。本実施形態において、ＴＥＧ群３００を構成するＴＥＧは、ＯＢＲＩＣＨ（Optical Beam Induced Resistance Change）用のＴＥＧである。 （もっと読む）

【課題】充電対象素子へ充電電流を効率的に供給することが可能な半導体装置を提供する。
【解決手段】充電対象素子Ｃに充電電流を供給する半導体装置１は、第１導電型の半導体層１と、充電対象素子Ｃの第１電極に結合される第１ノードＮ１を有し、半導体層１の主表面上に形成される第２導電型の第１の半導体領域２と、電源電圧が供給される電源電位ノードＮＬ１に結合される第２ノードＮ３および第３ノードＮ４を有し、第１の半導体領域２の表面において半導体層１と間隔をあけて形成される第１導電型の第２の半導体領域３と、第２ノードＮ３および第３ノードＮ４から半導体層１への電荷キャリアの移動を制限する電荷キャリア移動制限部とを備える。 （もっと読む）

【課題】複数のスパイラルを直列に接続してインダクタを形成する場合において、スパイラルを大面積化することなく、スパイラルの巻線を長くする。
【解決手段】インダクタ１０は、第１スパイラル１００及び第２スパイラル２００を有している。第１スパイラル１００は、インダクタ１０の巻軸と平行な第１の方向から見た場合、中心から外側に向かって巻かれている。第２スパイラル２００は、第１の方向から見た場合、外側から中心に向かって、第１スパイラル１００と同一の向きに巻かれている。第１スパイラル１００及び第２スパイラル２００は、外側の端部同士、または中心側の端部同士が、外側接続部材３００又は中心側接続部材４００を介して接続されている。第２スパイラル２００は、第１スパイラル１００を、巻軸を回転中心として右回りに９０°回転させてから、巻軸に直交する平面に含まれる水平線を基準に鏡映させ、かつ縦横比を変更した形状である。 （もっと読む）

【課題】ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】マスクパターンの疎密に起因する強誘電体素子の特性ばらつきを適切に低減することが可能なデータ保持装置及び、これを用いた論理演算回路の提供。
【解決手段】データ保持装置において、不揮発性記憶部に含まれる複数の強誘電体素子Ｘ（素子幅ｍ）は、各々よりも素子幅の小さいダミー素子Ｙ（素子幅ｎ、ただしｎ＜ｍ）によって包囲されている。これによってマスクパターンの疎密に起因するエッチングのローディング効果を抑制する事が可能となる。 （もっと読む）

【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】ヒューズメモリを利用したトリミングを行う半導体ウェハにおける各半導体チップの回路面積を小さくする。
【解決手段】半導体ウェハ１０におけるシリコン基板上は、複数個のチップ領域ＴＡＲとこの領域ＴＡＲを囲むスクライブ領域ＳＡＲとに区画されている。チップ領域ＴＡＲには、トリミング対象回路１１と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）と、ヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）が断線状態であるか否かを検出する検出回路としての役割を果たす定電流源ＩＰｍ（ｍ＝１〜２Ｍ）及びインバータＩＮｍ（ｍ＝１〜２Ｍ）とが形成されている。スクライブ領域ＳＡＲには、制御信号に応じてＯＮ／ＯＦＦが切り換わり、ＯＮとなることによりヒューズ素子Ｆｍ（ｍ＝１〜２Ｍ）を断線させる電流を発生するＮチャネル電界効果トランジスタＴＳｍ（ｍ＝１〜２Ｍ）がある。 （もっと読む）

【課題】半導体装置の出力回路における試験時間を短縮する。
【解決手段】出力端子９に複数並列に接続されるｐＭＯＳ２−１〜２−４、ｎＭＯＳ３−１〜３−４において、各ゲート電極１１〜２６の一端に、選択されるドライブ能力に応じた制御信号が伝搬される制御信号線Ｐ１〜Ｐ４，Ｎ１〜Ｎ４を接続し、他端に試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４を接続する。これにより、試験配線ＯＰ１〜ＯＰ４，ＯＮ１〜ＯＮ４の信号から、ドライブ能力の切り換えが可能なように回路パターンが形成されているか検査でき、各ドライブ能力に対応する電流負荷を全てテスタで設定して試験するより、試験時間を短縮できる。 （もっと読む）