半導体装置
【課題】パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供する。
【解決手段】素子形成領域１０Ａと該素子形成領域１０Ａの周囲に設けられた素子分離領域２０とを有する半導体層１０と、前記素子形成領域１０Ａ内に形成された素子３０と、前記半導体層１０の上方に設けられた層間絶縁層６０と、前記層間絶縁層６０の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッド６２であって、前記素子３０と平面視で少なくとも一部が重複する前記電極パッド６２と、を含み、前記半導体層１０において、前記電極パッド６２の前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域１２である。
【解決手段】素子形成領域１０Ａと該素子形成領域１０Ａの周囲に設けられた素子分離領域２０とを有する半導体層１０と、前記素子形成領域１０Ａ内に形成された素子３０と、前記半導体層１０の上方に設けられた層間絶縁層６０と、前記層間絶縁層６０の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッド６２であって、前記素子３０と平面視で少なくとも一部が重複する前記電極パッド６２と、を含み、前記半導体層１０において、前記電極パッド６２の前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域１２である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パッドの下方にＭＯＳトランジスタなどの半導体素子を配置すると、ボンディング時のストレスなどにより、ＭＯＳトランジスタなどの半導体素子の特性が損なわれることがあり、半導体チップにおいて、パッド形成部と、半導体素子が形成される領域とは、平面的にみて分離して設けられていた。しかし、近年の半導体チップの微細化および高集積化に伴い、パッドの下方にも半導体素子を配置することについての要望が生じるようになった。このような技術の一例が、特開２００２−３１９５８７号公報に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１９５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電極パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の半導体装置は、
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッドであって、前記素子と平面視で一部が重複する前記電極パッドと、を含み、
前記半導体層において、前記電極パッドの前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である。
【０００６】
本発明の半導体装置において、電極パッドの下方に位置する半導体層の少なくとも一部は、素子形成領域であり、電極パッドの端から外側に向かって位置する所定の領域には、素子禁止領域が設けられている。電極パッドの端から外側に向かって位置する所定の領域は、電極パッドを形成することでストレスがかかりやすく応力が生じやすい。そのため、この領域の上方に配置される層間絶縁層ではクラックが生じやすく、たとえば、この領域にＭＯＳトランジスタなどの半導体素子が設けられている場合、ＭＯＳトランジスタの特性を劣化させる一因となりうる。そこで、本発明にかかる半導体装置では、この所定の領域を素子禁止領域とすることで、上記問題を回避することとしたのである。また、電極パッドの下方に位置する半導体層には、素子形成領域を設け、電極パッド下において半導体素子を設けても問題がない場所には、半導体素子を配置することとしている。つまり、本発明によれば、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、半導体素子を配置しないことで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【０００７】
なお、本発明において、素子領域とは、ＭＩＳトランジスタ、ダイオード、抵抗など各
種素子を形成する領域をいう。また、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上
に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲であることができる。
【００１０】
（３）本発明にかかる半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲であることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記開口に設けられたバンプを含むことができる。
【００１２】
（５）本発明にかかる半導体装置は、
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記素子と平面視で重複する電極パッドと、を含み
前記半導体層において、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である。
【００１３】
本発明にかかる半導体装置では、電極パッドの下方に位置する半導体層は、素子領域であり、電極パッドの端から外側に向かって位置する所定の領域には、禁止領域が設けられている。つまり、本発明によれば、上記記載の半導体装置と同様の利点を有し、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、半導体素子を配置しないことで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【００１４】
（６）本発明にかかる半導体装置において、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲であることができる。
【００１５】
（７）本発明にかかる半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲であることができる。
【００１６】
（８）本発明にかかる半導体装置において、
前記開口に設けられたバンプを含むことができる。
【００１７】
（９）本発明にかかる半導体装置において、
前記素子は、トランジスタであることができる。
【００１８】
（１０）本発明にかかる半導体装置において、
前記素子禁止領域は、低電圧駆動トランジスタの禁止領域であることができる。
【００１９】
（１１）本発明にかかる半導体装置において、
前記素子禁止領域に、高耐圧トランジスタが設けられていることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置を説明する図。
【図３】第１の実施の形態にかかる半導体装置を説明する図。
【図４】第２の実施の形態にかかる半導体装置を説明する図。
【図５】第１および第２の実施の形態の変形例にかかる半導体装置を説明する図。
【図６】第１および第２の実施の形態の変形例にかかる半導体装置を説明する図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００２２】
１．第１の実施の形態
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、本実施の形態にかかる半導体装置において、電極パッドの形状と禁止領域との関係を模式的に示す平面図である。図３は、素子形成領域１０Ａを説明するための平面図である。なお、図１の断面は、図２のＸ−Ｘ線に沿った断面である。
【００２３】
図１に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、単結晶シリコン基板、絶縁層上に設けられた半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）であって、半導体層がシリコン層、ゲルマニウム層およびシリコンゲルマニウム層である基板などを用いることができる。
【００２４】
半導体層１０には、素子分離絶縁層２０が設けられている。素子分離絶縁層２０は、ＳＴＩ法、ＬＯＣＯＳ法およびセミリセスＬＯＣＯＳ法により形成されていることができる。なお、図１には、ＳＴＩ法により形成された素子分離絶縁層２０を示す。このように、素子分離絶縁層２０が設けられることで、素子が形成されている素子形成領域１０Ａおよび素子禁止領域１２が画定される。素子形成領域１０Ａは、後述するが、電極パッドの下方に設けられる領域である。素子禁止領域１２は、図１における灰色エリアであり、電極パッドの端から外側の所定の範囲の半導体層１０である。この領域についても後述する。また、本実施の形態にかかる半導体装置では、さらに、素子禁止領域１２の外側に素子形成領域１０Ｂが設けられている。
【００２５】
素子形成領域１０Ａには、オフセット領域に絶縁層が設けられていない低電圧駆動のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｃｔｏｒ）トランジスタ３０が設けられている。また、素子形成領域１０Ｂにおいても、素子形成領域１０Ａと同様に、ＭＩＳトランジスタ４０が設けられている。ＭＩＳトランジスタ３０は、ゲート絶縁層３２と、ゲート絶縁層３２の上に設けられたゲート電極３４と、半導体層１０に設けられた不純物領域３６と、を含む。不純物領域３６は、ソース領域またはドレイン領域となる。ＭＩＳトランジスタ４０は、ＭＩＳトランジスタ３０と同様の構造を有し、ゲート絶縁層４２、ゲート電極４４および不純物領域４６を含み、オフセット領域に絶縁層が設けられていない低電圧駆動のトランジスタである。また、本発明における素子形成領域１０Ａとは、図３に示すように、平面視において、素子分離絶縁層２０に囲まれている領域（斜線で示した領域）である。なお、素子形成領域１０Ｂにおいても、同様である。
【００２６】
ＭＩＳトランジスタ３０、４０の上方には、ＭＩＳトランジスタ３０、４０を覆うように設けられた層間絶縁層５０と、層間絶縁層６０が順次設けられている。層間絶縁層５０および層間絶縁層６０は、公知の一般的な材料を用いることができる。層間絶縁層５０の上には、所定のパターンを有する配線層５２が設けられ、配線層５２とＭＩＳトランジスタ３０の不純物領域３６とは、コンタクト層５４により電気的に接続されている。
【００２７】
層間絶縁層６０の上には、電極パッド６２が設けられている。電極パッド６２は、配線
層５２とコンタクト層６４により電気的に接続されていることができる。電極パッド６２は、アルミニウム又は銅等の金属で形成されていることができる。
【００２８】
本実施の形態にかかる半導体装置は、さらに、図１に示すように、パッシベーション層７０を有する。パッシベーション層７０には、電極パッド６２の少なくとも一部を露出させる開口７２が形成されてなる。開口７２は、図１および図２に示すように、電極パッド６２の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシベーション層７０は、電極パッド６２の周縁部を覆うように形成されていることができる。パッシベーション層は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口７２が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。
【００２９】
本実施の形態にかかる半導体装置では、少なくとも開口７２には、バンプ８０が設けられている。すなわち、電極パッド６２の露出面の上に、バンプ８０が設けられている。本実施の形態にかかる半導体装置では、バンプ８０は、パッシベーション層７０上に至るように形成されている場合を図示する。バンプ８０は、１層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されていることができる。なお、バンプ８０の外形は特に限定されるものではないが、矩形（正方形及び長方形を含む）、あるいは円形をなしていてもよい。また、バンプ８０の外形は、電極パッド６２よりも小さくてもよい。このとき、バンプ８０は、電極パッド６２とオーバーラップする領域内のみに形成されていてもよい。
【００３０】
また、図示していないが、バンプ８０の最下層には、バリア層がもうけられていてもよい。バリア層は、電極パッド６２とバンプ８０の両者の拡散防止を図るためのものである。バリア層は、１層又は複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、電極パッド６２及びバンプ８０の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン（ＴｉＷ）層を有していてもよい。複数層で構成される場合、バリア層の最表面は、バンプ８０を析出させる電気めっき給電用の金属層（例えばＡｕ層）であってもよい。
【００３１】
次に、素子禁止領域１２について、説明する。上述したように、素子禁止領域１２は、電極パッド６２の端の鉛直下方から外側に位置する半導体層１０であって、所定の範囲の領域である。この素子禁止領域１２では、素子形成領域を配置することは禁止されている。
【００３２】
素子禁止領域１２の範囲は、電極パッド６２の端部から外側（開口７２と反対側）に向かって、パッシベーション層７０の膜厚に相当する距離を有する範囲とすることができる。たとえば、電極パッド６２の端から外側に向かって、１．５μｍないし２．０μｍの距離を有する範囲とすることができる。このように素子禁止領域１２の範囲を、規定した理由は、以下のとおりである。
【００３３】
まず、電極パッド６２が設けられることで、電極パッド６２の端が位置する層間絶縁層６０に応力が生じることとなる。その後、図１に示すように、電極パッド６２の上に設けられたバンプ８０が設けられることで、バンプ８０の内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層５０、６０では、これらの応力が生じている位置（電極パッド６２の端）からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがあり、その領域に設けられている半導体素子の特性に変動を与える。たとえば、ＭＩＳトランジスタが設けられていれば、ゲート絶縁層等の劣化を招き、リーク電流を発生させてしまうのである。
【００３４】
また、パッシベーション層７０は、その上面の高さが均一な面上に設けられる訳ではなく、電極パッド６２の形状に応じて段差が生じることとなる。その段差では、上述したように、たとえば、ＣＯＦ実装をする際に、フィルムに設けられた接続線（リード線）を介してバンプ８０と接続する際にその接触・接合によるストレスが集中しやすく、このことも層間絶縁層５０、６０にクラックが生じる一因となりうる。そして、この段差は、電極パッド６２の端から外側に向かって、ほぼパッシベーション層７０の膜厚に相当する距離を有する位置に生じやすい。上記の問題を考慮して、素子禁止領域１２の範囲が規定されているのである。
【００３５】
本実施の形態にかかる半導体装置では、電極パッド６２の下方に位置する半導体層は、素子形成領域１０Ａであり、電極パッド６２の端から外側に向かって所定の領域には、素子禁止領域１２が設けられている。電極パッド６２の端から外側に向かって所定の領域は、ストレスがかかりやすく応力が生じやすい。そのため、この素子禁止領域１２の上方に配置される層間絶縁層５０、６０ではクラックが生じやすく、たとえば、この領域にＭＯＳトランジスタなどの半導体素子が設けられている場合、ＭＯＳトランジスタの特性を劣化させる一因となりうる。そこで、本実施の形態にかかる半導体装置では、この所定の範囲の素子禁止領域１２とすることで、上記問題を回避することとしたのである。また、電極パッド６２の下方に位置する半導体層１０は、素子形成領域１０Ａとし、電極パッド６２下において半導体素子を設けても問題がない場所には、半導体素子を配置することとしている。つまり、本実施の形態によれば、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、配置しないことで、微細化が図れ、かつ、信頼性も維持された半導体装置を提供することができるのである。
【００３６】
また、ゲート電極３４を構成する導電層を他の素子、例えばＭＩＳトランジスタ４０と接続するための配線として用いられる場合があり、この配線として用いられる部分の導電層は素子禁止領域１２に形成されていてもよい。
【００３７】
２．第２の実施の形態
次に、本発明の第２の実施の形態について、図４を参照しつつ説明する。図４は、第２の実施形態にかかる半導体装置を模式的に示す断面図である。第２の実施の形態にかかる半導体装置では、素子禁止領域１２に、半導体素子が設けられている点が、第１の実施の形態にかかる半導体装置と異なる例である。以下の説明では、第１の実施の形態にかかる半導体装置と異なる点について説明する。
【００３８】
第２の実施の形態にかかる半導体装置は、図４に示すように、素子形成領域１０Ａと、その周囲に設けられた素子禁止領域１２とを有する。本実施の形態にかかる半導体装置では、図４では図示していないが、第１の実施の形態にかかる半導体装置と同様に、素子禁
止領域１２の外側にさらに素子形成領域１０Ｂを形成している。
【００３９】
本実施の形態にかかる半導体装置では、素子禁止領域１２に、高耐圧のＭＯＳトランジスタが設けられている。具体的には、ＬＯＣＯＳオフセット構造を有するＭＯＳトランジスタ１００が設けられている。ＭＯＳトランジスタ１００は、半導体層１０中に設けられ、電界緩和のためのオフセット絶縁層２２と、半導体層１０の上に設けられたゲート絶縁層１０２と、オフセット絶縁層２２の一部およびゲート絶縁層１０２の上に設けられたゲート電極１０４と、ゲート電極１０４に外側の半導体層に設けられたソース領域またはドレイン領域となる不純物領域１０６と、を有する。オフセット絶縁層２２の下には、不純物領域１０６と同一の導電型であり、不純物濃度は低いオフセット不純物領域１０８が設けられている。
【００４０】
本実施の形態にかかる半導体装置では、素子禁止領域１２の半導体層１０に、ＭＯＳトランジスタ１００の構成要素の一部が設けられている。ＭＩＳトランジスタ１００では、ゲート電極１０４の端部が、オフセット絶縁層２２の上に設けられている。つまり、１層目の導電層である、ゲート電極１０４の端部が半導体層１０の上方に薄い絶縁層を介して配置されているという構造が素子禁止領域１２内には、設けられていないこととなる。ここで、素子禁止領域１２に、素子領域に設けられている構造を有するＭＩＳトランジスタ３０が設けられていると仮定した場合の問題点について説明する。ＭＩＳトランジスタ３０は、ＭＩＳトランジスタ１００とは異なり、ゲート電極３４の端部が半導体層１０の上に設けられた構造を有する。そのため、ゲート電極３４の端部が位置している半導体層１０に応力が生じやすい。第１の実施の形態において述べたように、素子禁止領域１２の上方の層間絶縁層５０、６０では、クラックが生じやすく、膜の劣化が起こりやすい。応力が生じているゲート電極３４端部にまで、この影響がおよびゲート絶縁層３２の劣化を招くことがある。そして、ＭＩＳトランジスタ３０においてリーク電流が流れてしまうことがあるのである。
【００４１】
しかし、第２の実施の形態にかかる半導体装置によれば、素子禁止領域１２では、オフセット絶縁層２２の上に、ゲート電極１０４の端部が配置されているため、上述のような応力を半導体層１０に生じさせることがなく、ゲート絶縁層１０２の劣化を抑制することができる。そのため、電極パッド６２の下に設けられる素子形成領域１０Ａのみならず、所定の構造を有する半導体素子であれば、素子禁止領域１２内にも配置することができ、さらに半導体チップの微細化を図ることができることとなる。このことは、一枚の半導体ウエハから得られる半導体チップの個数を増加させることができることにもなり、製造コストの削減も図ることができる。
【００４２】
なお、図４には、素子禁止領域１２内に、ＭＯＳトランジスタ１００が設けられている場合を説明したが、これに限定されず、ＭＯＳトランジスタ１００の構成の一部が含まれている場合も含む。その場合には、片側オフセット構造のＭＯＳトランジスタでもよい。
【００４３】
３．変形例
次に、第１の実施の形態および第２の実施の形態にかかる半導体装置の変形例について、図５を参照しつつ説明する。本変形例は、バンプ８０の形状が短辺及び長辺を有する長方形状である点が特徴であり、図５は、バンプ８０、電極パッド６２および素子禁止領域１２の位置関係を模式的に示す平面図である。なお、以下の説明では、第１の実施の形態および第２の実施の形態にかかる半導体装置と異なる点についてのみ説明する。
【００４４】
本変形例にかかる半導体装置では、図１および図４に参照されるように、電極パッド６２の上の開口７２に、バンプ８０が設けられている。本変形例では、電極パッド６２は、長方形の形状を有する。そして、電極パッド６２の上面に一部に開口７２が設けられ、開口７２には、バンプ８０が設けられている。バンプ８０は、電極パッド６２より小さいパターンを有し、図５に示すように、平面的にみたときに、電極パッド６２の内側に設けられていることが好ましい。本変形例では、素子禁止領域１２は、電極パッド６２の短辺の端から外側に位置する領域に設けられている。この態様によれば、たとえば、ＴＡＢ技術により実装する際に、ポリイミド樹脂などからなるフィルムに設けられた接続線（リード線）１３の延伸方向が電極パッド６２の長辺に沿った方向であるときに、以下のような利点がある。この場合、電極パッド６２は、接続線の延伸方向に引っ張られた状態となり、特に電極パッド６２の短辺側にストレスがかかることとなる。そのため、上述したように、電極パッド６２の短辺の端では、とりわけ層間絶縁層５０、６０にクラックが発生するという問題が起きやすくなる。本変形例では、素子禁止領域１２を電極パッド６２の短辺側に設けることで、信頼性の低下を招く場所に、半導体素子が設けられることを確実に禁止することができる。さらに、電極パッド６２の長辺の下方の半導体層には素子禁止領域１２を設けていないため、電極パッド６２の長辺の下方の半導体層には半導体素子を設けることができ、微細化が図られた半導体装置を提供することができる。
【００４５】
特に、図６に示すように、微細化が図られた半導体チップ２００では、開口７２およびパンブ８０の形状を長方形状にして、数多くの開口７２を設ける構造が要求されることがある。本変形例では、このように長方形状の電極パッド６２（バンプ８０）を有する半導体装置であっても、適切な領域に素子禁止領域１２を設けることで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【００４６】
なお、上述の実施の形態では、２層の層間絶縁層５０、６０で構成され、その間に１層の配線層５２が設けられている場合を図示したが、これに限定されることなく、３層以上の層間絶縁層が積層され、その層間絶縁層の層数に応じた配線層が複数層にわたり設けられた構造を有していてもよい。
【００４７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００４８】
１０…半導体層、 １０Ａ、１０Ｂ…素子形成領域、 １２…素子禁止領域、 ２０…素子分離絶縁層、 ２２…オフセット絶縁層、 ３０、４０…ＭＩＳトランジスタ、 ３２、４２…ゲート絶縁層、 ３４、４４…ゲート電極、 ３６、４６…不純物領域、 ５０…層間絶縁層、 ５２…配線層、 ６０…層間絶縁層、 ６２…電極パッド、 ６２…電極パッド、 ７０…パッシベーション層、 ７２…開口、 ８０…バンプ、 １００…ＭＩＳトランジスタ、 １０２…ゲート絶縁層、 １０４…ゲート電極、 １０６…不純物領域、 １０８…オフセット不純物領域
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来、パッドの下方にＭＯＳトランジスタなどの半導体素子を配置すると、ボンディング時のストレスなどにより、ＭＯＳトランジスタなどの半導体素子の特性が損なわれることがあり、半導体チップにおいて、パッド形成部と、半導体素子が形成される領域とは、平面的にみて分離して設けられていた。しかし、近年の半導体チップの微細化および高集積化に伴い、パッドの下方にも半導体素子を配置することについての要望が生じるようになった。このような技術の一例が、特開２００２−３１９５８７号公報に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３１９５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、電極パッドの下方に半導体素子を設けることができ、信頼性の高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
（１）本発明の半導体装置は、
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッドであって、前記素子と平面視で一部が重複する前記電極パッドと、を含み、
前記半導体層において、前記電極パッドの前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である。
【０００６】
本発明の半導体装置において、電極パッドの下方に位置する半導体層の少なくとも一部は、素子形成領域であり、電極パッドの端から外側に向かって位置する所定の領域には、素子禁止領域が設けられている。電極パッドの端から外側に向かって位置する所定の領域は、電極パッドを形成することでストレスがかかりやすく応力が生じやすい。そのため、この領域の上方に配置される層間絶縁層ではクラックが生じやすく、たとえば、この領域にＭＯＳトランジスタなどの半導体素子が設けられている場合、ＭＯＳトランジスタの特性を劣化させる一因となりうる。そこで、本発明にかかる半導体装置では、この所定の領域を素子禁止領域とすることで、上記問題を回避することとしたのである。また、電極パッドの下方に位置する半導体層には、素子形成領域を設け、電極パッド下において半導体素子を設けても問題がない場所には、半導体素子を配置することとしている。つまり、本発明によれば、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、半導体素子を配置しないことで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【０００７】
なお、本発明において、素子領域とは、ＭＩＳトランジスタ、ダイオード、抵抗など各
種素子を形成する領域をいう。また、本発明において、特定のＡ層（以下、「Ａ層」という。）の上方に設けられた特定のＢ層（以下、「Ｂ層」という。）というとき、Ａ層の上
に直接Ｂ層が設けられた場合と、Ａ層の上に他の層を介してＢ層が設けられた場合とを含む意味である。
【０００８】
本発明にかかる半導体装置は、さらに、下記の態様をとることができる。
【０００９】
（２）本発明にかかる半導体装置において、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲であることができる。
【００１０】
（３）本発明にかかる半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲であることができる。
【００１１】
（４）本発明にかかる半導体装置において、
前記開口に設けられたバンプを含むことができる。
【００１２】
（５）本発明にかかる半導体装置は、
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記素子と平面視で重複する電極パッドと、を含み
前記半導体層において、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である。
【００１３】
本発明にかかる半導体装置では、電極パッドの下方に位置する半導体層は、素子領域であり、電極パッドの端から外側に向かって位置する所定の領域には、禁止領域が設けられている。つまり、本発明によれば、上記記載の半導体装置と同様の利点を有し、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、半導体素子を配置しないことで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【００１４】
（６）本発明にかかる半導体装置において、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲であることができる。
【００１５】
（７）本発明にかかる半導体装置において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲であることができる。
【００１６】
（８）本発明にかかる半導体装置において、
前記開口に設けられたバンプを含むことができる。
【００１７】
（９）本発明にかかる半導体装置において、
前記素子は、トランジスタであることができる。
【００１８】
（１０）本発明にかかる半導体装置において、
前記素子禁止領域は、低電圧駆動トランジスタの禁止領域であることができる。
【００１９】
（１１）本発明にかかる半導体装置において、
前記素子禁止領域に、高耐圧トランジスタが設けられていることができる。
【図面の簡単な説明】
【００２０】
【図１】第１の実施の形態にかかる半導体装置を説明する図。
【図２】第１の実施の形態にかかる半導体装置を説明する図。
【図３】第１の実施の形態にかかる半導体装置を説明する図。
【図４】第２の実施の形態にかかる半導体装置を説明する図。
【図５】第１および第２の実施の形態の変形例にかかる半導体装置を説明する図。
【図６】第１および第２の実施の形態の変形例にかかる半導体装置を説明する図。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態の一例について、図面を参照しつつ説明する。
【００２２】
１．第１の実施の形態
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図であり、図２は、本実施の形態にかかる半導体装置において、電極パッドの形状と禁止領域との関係を模式的に示す平面図である。図３は、素子形成領域１０Ａを説明するための平面図である。なお、図１の断面は、図２のＸ−Ｘ線に沿った断面である。
【００２３】
図１に示すように、本実施の形態にかかる半導体装置は、半導体層１０を有する。半導体層１０としては、単結晶シリコン基板、絶縁層上に設けられた半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）であって、半導体層がシリコン層、ゲルマニウム層およびシリコンゲルマニウム層である基板などを用いることができる。
【００２４】
半導体層１０には、素子分離絶縁層２０が設けられている。素子分離絶縁層２０は、ＳＴＩ法、ＬＯＣＯＳ法およびセミリセスＬＯＣＯＳ法により形成されていることができる。なお、図１には、ＳＴＩ法により形成された素子分離絶縁層２０を示す。このように、素子分離絶縁層２０が設けられることで、素子が形成されている素子形成領域１０Ａおよび素子禁止領域１２が画定される。素子形成領域１０Ａは、後述するが、電極パッドの下方に設けられる領域である。素子禁止領域１２は、図１における灰色エリアであり、電極パッドの端から外側の所定の範囲の半導体層１０である。この領域についても後述する。また、本実施の形態にかかる半導体装置では、さらに、素子禁止領域１２の外側に素子形成領域１０Ｂが設けられている。
【００２５】
素子形成領域１０Ａには、オフセット領域に絶縁層が設けられていない低電圧駆動のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｃｔｏｒ）トランジスタ３０が設けられている。また、素子形成領域１０Ｂにおいても、素子形成領域１０Ａと同様に、ＭＩＳトランジスタ４０が設けられている。ＭＩＳトランジスタ３０は、ゲート絶縁層３２と、ゲート絶縁層３２の上に設けられたゲート電極３４と、半導体層１０に設けられた不純物領域３６と、を含む。不純物領域３６は、ソース領域またはドレイン領域となる。ＭＩＳトランジスタ４０は、ＭＩＳトランジスタ３０と同様の構造を有し、ゲート絶縁層４２、ゲート電極４４および不純物領域４６を含み、オフセット領域に絶縁層が設けられていない低電圧駆動のトランジスタである。また、本発明における素子形成領域１０Ａとは、図３に示すように、平面視において、素子分離絶縁層２０に囲まれている領域（斜線で示した領域）である。なお、素子形成領域１０Ｂにおいても、同様である。
【００２６】
ＭＩＳトランジスタ３０、４０の上方には、ＭＩＳトランジスタ３０、４０を覆うように設けられた層間絶縁層５０と、層間絶縁層６０が順次設けられている。層間絶縁層５０および層間絶縁層６０は、公知の一般的な材料を用いることができる。層間絶縁層５０の上には、所定のパターンを有する配線層５２が設けられ、配線層５２とＭＩＳトランジスタ３０の不純物領域３６とは、コンタクト層５４により電気的に接続されている。
【００２７】
層間絶縁層６０の上には、電極パッド６２が設けられている。電極パッド６２は、配線
層５２とコンタクト層６４により電気的に接続されていることができる。電極パッド６２は、アルミニウム又は銅等の金属で形成されていることができる。
【００２８】
本実施の形態にかかる半導体装置は、さらに、図１に示すように、パッシベーション層７０を有する。パッシベーション層７０には、電極パッド６２の少なくとも一部を露出させる開口７２が形成されてなる。開口７２は、図１および図２に示すように、電極パッド６２の中央領域のみを露出させるように形成されていてもよい。すなわち、パッシベーション層７０は、電極パッド６２の周縁部を覆うように形成されていることができる。パッシベーション層は、例えば、ＳｉＯ２、ＳｉＮ、ポリイミド樹脂等で形成されていることができる。なお、本実施の形態にかかる半導体装置では、電極パッドというとき、開口７２が設けられた領域を含み、配線部と比して幅が広い領域のことをいう。
【００２９】
本実施の形態にかかる半導体装置では、少なくとも開口７２には、バンプ８０が設けられている。すなわち、電極パッド６２の露出面の上に、バンプ８０が設けられている。本実施の形態にかかる半導体装置では、バンプ８０は、パッシベーション層７０上に至るように形成されている場合を図示する。バンプ８０は、１層または複数層で形成され、金、ニッケルまたは銅などの金属から形成されていることができる。なお、バンプ８０の外形は特に限定されるものではないが、矩形（正方形及び長方形を含む）、あるいは円形をなしていてもよい。また、バンプ８０の外形は、電極パッド６２よりも小さくてもよい。このとき、バンプ８０は、電極パッド６２とオーバーラップする領域内のみに形成されていてもよい。
【００３０】
また、図示していないが、バンプ８０の最下層には、バリア層がもうけられていてもよい。バリア層は、電極パッド６２とバンプ８０の両者の拡散防止を図るためのものである。バリア層は、１層又は複数層で形成することができる。バリア層をスパッタリングによって形成してもよい。さらに、バリア層は、電極パッド６２及びバンプ８０の密着性を高める機能をさらに有していてもよい。バリア層は、チタンタングステン（ＴｉＷ）層を有していてもよい。複数層で構成される場合、バリア層の最表面は、バンプ８０を析出させる電気めっき給電用の金属層（例えばＡｕ層）であってもよい。
【００３１】
次に、素子禁止領域１２について、説明する。上述したように、素子禁止領域１２は、電極パッド６２の端の鉛直下方から外側に位置する半導体層１０であって、所定の範囲の領域である。この素子禁止領域１２では、素子形成領域を配置することは禁止されている。
【００３２】
素子禁止領域１２の範囲は、電極パッド６２の端部から外側（開口７２と反対側）に向かって、パッシベーション層７０の膜厚に相当する距離を有する範囲とすることができる。たとえば、電極パッド６２の端から外側に向かって、１．５μｍないし２．０μｍの距離を有する範囲とすることができる。このように素子禁止領域１２の範囲を、規定した理由は、以下のとおりである。
【００３３】
まず、電極パッド６２が設けられることで、電極パッド６２の端が位置する層間絶縁層６０に応力が生じることとなる。その後、図１に示すように、電極パッド６２の上に設けられたバンプ８０が設けられることで、バンプ８０の内部応力による継続的な応力がさらに加わる。これらの応力の影響を受け、層間絶縁層５０、６０では、これらの応力が生じている位置（電極パッド６２の端）からクラックが生じることがある。このようなクラックは、最下層の層間絶縁層にまで到達してしまうことがあり、その領域に設けられている半導体素子の特性に変動を与える。たとえば、ＭＩＳトランジスタが設けられていれば、ゲート絶縁層等の劣化を招き、リーク電流を発生させてしまうのである。
【００３４】
また、パッシベーション層７０は、その上面の高さが均一な面上に設けられる訳ではなく、電極パッド６２の形状に応じて段差が生じることとなる。その段差では、上述したように、たとえば、ＣＯＦ実装をする際に、フィルムに設けられた接続線（リード線）を介してバンプ８０と接続する際にその接触・接合によるストレスが集中しやすく、このことも層間絶縁層５０、６０にクラックが生じる一因となりうる。そして、この段差は、電極パッド６２の端から外側に向かって、ほぼパッシベーション層７０の膜厚に相当する距離を有する位置に生じやすい。上記の問題を考慮して、素子禁止領域１２の範囲が規定されているのである。
【００３５】
本実施の形態にかかる半導体装置では、電極パッド６２の下方に位置する半導体層は、素子形成領域１０Ａであり、電極パッド６２の端から外側に向かって所定の領域には、素子禁止領域１２が設けられている。電極パッド６２の端から外側に向かって所定の領域は、ストレスがかかりやすく応力が生じやすい。そのため、この素子禁止領域１２の上方に配置される層間絶縁層５０、６０ではクラックが生じやすく、たとえば、この領域にＭＯＳトランジスタなどの半導体素子が設けられている場合、ＭＯＳトランジスタの特性を劣化させる一因となりうる。そこで、本実施の形態にかかる半導体装置では、この所定の範囲の素子禁止領域１２とすることで、上記問題を回避することとしたのである。また、電極パッド６２の下方に位置する半導体層１０は、素子形成領域１０Ａとし、電極パッド６２下において半導体素子を設けても問題がない場所には、半導体素子を配置することとしている。つまり、本実施の形態によれば、電極パッドの下方であって、半導体素子を設けても信頼性に影響を与えない場所には、積極的に半導体素子を配置し、一方、信頼性が損なわれると考えられる場所には、配置しないことで、微細化が図れ、かつ、信頼性も維持された半導体装置を提供することができるのである。
【００３６】
また、ゲート電極３４を構成する導電層を他の素子、例えばＭＩＳトランジスタ４０と接続するための配線として用いられる場合があり、この配線として用いられる部分の導電層は素子禁止領域１２に形成されていてもよい。
【００３７】
２．第２の実施の形態
次に、本発明の第２の実施の形態について、図４を参照しつつ説明する。図４は、第２の実施形態にかかる半導体装置を模式的に示す断面図である。第２の実施の形態にかかる半導体装置では、素子禁止領域１２に、半導体素子が設けられている点が、第１の実施の形態にかかる半導体装置と異なる例である。以下の説明では、第１の実施の形態にかかる半導体装置と異なる点について説明する。
【００３８】
第２の実施の形態にかかる半導体装置は、図４に示すように、素子形成領域１０Ａと、その周囲に設けられた素子禁止領域１２とを有する。本実施の形態にかかる半導体装置では、図４では図示していないが、第１の実施の形態にかかる半導体装置と同様に、素子禁
止領域１２の外側にさらに素子形成領域１０Ｂを形成している。
【００３９】
本実施の形態にかかる半導体装置では、素子禁止領域１２に、高耐圧のＭＯＳトランジスタが設けられている。具体的には、ＬＯＣＯＳオフセット構造を有するＭＯＳトランジスタ１００が設けられている。ＭＯＳトランジスタ１００は、半導体層１０中に設けられ、電界緩和のためのオフセット絶縁層２２と、半導体層１０の上に設けられたゲート絶縁層１０２と、オフセット絶縁層２２の一部およびゲート絶縁層１０２の上に設けられたゲート電極１０４と、ゲート電極１０４に外側の半導体層に設けられたソース領域またはドレイン領域となる不純物領域１０６と、を有する。オフセット絶縁層２２の下には、不純物領域１０６と同一の導電型であり、不純物濃度は低いオフセット不純物領域１０８が設けられている。
【００４０】
本実施の形態にかかる半導体装置では、素子禁止領域１２の半導体層１０に、ＭＯＳトランジスタ１００の構成要素の一部が設けられている。ＭＩＳトランジスタ１００では、ゲート電極１０４の端部が、オフセット絶縁層２２の上に設けられている。つまり、１層目の導電層である、ゲート電極１０４の端部が半導体層１０の上方に薄い絶縁層を介して配置されているという構造が素子禁止領域１２内には、設けられていないこととなる。ここで、素子禁止領域１２に、素子領域に設けられている構造を有するＭＩＳトランジスタ３０が設けられていると仮定した場合の問題点について説明する。ＭＩＳトランジスタ３０は、ＭＩＳトランジスタ１００とは異なり、ゲート電極３４の端部が半導体層１０の上に設けられた構造を有する。そのため、ゲート電極３４の端部が位置している半導体層１０に応力が生じやすい。第１の実施の形態において述べたように、素子禁止領域１２の上方の層間絶縁層５０、６０では、クラックが生じやすく、膜の劣化が起こりやすい。応力が生じているゲート電極３４端部にまで、この影響がおよびゲート絶縁層３２の劣化を招くことがある。そして、ＭＩＳトランジスタ３０においてリーク電流が流れてしまうことがあるのである。
【００４１】
しかし、第２の実施の形態にかかる半導体装置によれば、素子禁止領域１２では、オフセット絶縁層２２の上に、ゲート電極１０４の端部が配置されているため、上述のような応力を半導体層１０に生じさせることがなく、ゲート絶縁層１０２の劣化を抑制することができる。そのため、電極パッド６２の下に設けられる素子形成領域１０Ａのみならず、所定の構造を有する半導体素子であれば、素子禁止領域１２内にも配置することができ、さらに半導体チップの微細化を図ることができることとなる。このことは、一枚の半導体ウエハから得られる半導体チップの個数を増加させることができることにもなり、製造コストの削減も図ることができる。
【００４２】
なお、図４には、素子禁止領域１２内に、ＭＯＳトランジスタ１００が設けられている場合を説明したが、これに限定されず、ＭＯＳトランジスタ１００の構成の一部が含まれている場合も含む。その場合には、片側オフセット構造のＭＯＳトランジスタでもよい。
【００４３】
３．変形例
次に、第１の実施の形態および第２の実施の形態にかかる半導体装置の変形例について、図５を参照しつつ説明する。本変形例は、バンプ８０の形状が短辺及び長辺を有する長方形状である点が特徴であり、図５は、バンプ８０、電極パッド６２および素子禁止領域１２の位置関係を模式的に示す平面図である。なお、以下の説明では、第１の実施の形態および第２の実施の形態にかかる半導体装置と異なる点についてのみ説明する。
【００４４】
本変形例にかかる半導体装置では、図１および図４に参照されるように、電極パッド６２の上の開口７２に、バンプ８０が設けられている。本変形例では、電極パッド６２は、長方形の形状を有する。そして、電極パッド６２の上面に一部に開口７２が設けられ、開口７２には、バンプ８０が設けられている。バンプ８０は、電極パッド６２より小さいパターンを有し、図５に示すように、平面的にみたときに、電極パッド６２の内側に設けられていることが好ましい。本変形例では、素子禁止領域１２は、電極パッド６２の短辺の端から外側に位置する領域に設けられている。この態様によれば、たとえば、ＴＡＢ技術により実装する際に、ポリイミド樹脂などからなるフィルムに設けられた接続線（リード線）１３の延伸方向が電極パッド６２の長辺に沿った方向であるときに、以下のような利点がある。この場合、電極パッド６２は、接続線の延伸方向に引っ張られた状態となり、特に電極パッド６２の短辺側にストレスがかかることとなる。そのため、上述したように、電極パッド６２の短辺の端では、とりわけ層間絶縁層５０、６０にクラックが発生するという問題が起きやすくなる。本変形例では、素子禁止領域１２を電極パッド６２の短辺側に設けることで、信頼性の低下を招く場所に、半導体素子が設けられることを確実に禁止することができる。さらに、電極パッド６２の長辺の下方の半導体層には素子禁止領域１２を設けていないため、電極パッド６２の長辺の下方の半導体層には半導体素子を設けることができ、微細化が図られた半導体装置を提供することができる。
【００４５】
特に、図６に示すように、微細化が図られた半導体チップ２００では、開口７２およびパンブ８０の形状を長方形状にして、数多くの開口７２を設ける構造が要求されることがある。本変形例では、このように長方形状の電極パッド６２（バンプ８０）を有する半導体装置であっても、適切な領域に素子禁止領域１２を設けることで、微細化および信頼性の向上が図られた半導体装置を提供することができる。
【００４６】
なお、上述の実施の形態では、２層の層間絶縁層５０、６０で構成され、その間に１層の配線層５２が設けられている場合を図示したが、これに限定されることなく、３層以上の層間絶縁層が積層され、その層間絶縁層の層数に応じた配線層が複数層にわたり設けられた構造を有していてもよい。
【００４７】
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。たとえば、本発明は、実施の形態で説明した構成と実質的に同一の構成（たとえば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００４８】
１０…半導体層、 １０Ａ、１０Ｂ…素子形成領域、 １２…素子禁止領域、 ２０…素子分離絶縁層、 ２２…オフセット絶縁層、 ３０、４０…ＭＩＳトランジスタ、 ３２、４２…ゲート絶縁層、 ３４、４４…ゲート電極、 ３６、４６…不純物領域、 ５０…層間絶縁層、 ５２…配線層、 ６０…層間絶縁層、 ６２…電極パッド、 ６２…電極パッド、 ７０…パッシベーション層、 ７２…開口、 ８０…バンプ、 １００…ＭＩＳトランジスタ、 １０２…ゲート絶縁層、 １０４…ゲート電極、 １０６…不純物領域、 １０８…オフセット不純物領域
【特許請求の範囲】
【請求項１】
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッドであって、前記素子と平面視で少なくとも一部が重複する前記電極パッドと、を含み、
前記半導体層において、前記電極パッドの前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である、半導体装置。
【請求項２】
請求項１において、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲である、半導体装置。
【請求項３】
請求項１において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲である、半導体装置。
【請求項４】
請求項３において、
前記開口に設けられたバンプを含む、半導体装置。
【請求項５】
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記素子と平面視で重複する電極パッドと、を含み、
前記半導体層において、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である、半導体装置。
【請求項６】
請求項５において、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲である、半導体装置。
【請求項７】
請求項５において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲である、半導体装置。
【請求項８】
請求項７において、
前記開口に設けられたバンプを含む、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記素子は、トランジスタである、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記素子禁止領域は、低電圧駆動トランジスタの禁止領域である、半導体装置。
【請求項１１】
請求項１０において、
前記素子禁止領域に、高耐圧トランジスタが設けられている、半導体装置。
【請求項１】
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、平面形状が短辺と長辺とを有する長方形である電極パッドであって、前記素子と平面視で少なくとも一部が重複する前記電極パッドと、を含み、
前記半導体層において、前記電極パッドの前記短辺の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である、半導体装置。
【請求項２】
請求項１において、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲である、半導体装置。
【請求項３】
請求項１において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの前記短辺の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲である、半導体装置。
【請求項４】
請求項３において、
前記開口に設けられたバンプを含む、半導体装置。
【請求項５】
素子形成領域と該素子形成領域の周囲に設けられた素子分離領域とを有する半導体層と、
前記素子形成領域内に形成された素子と、
前記半導体層の上方に設けられた層間絶縁層と、
前記層間絶縁層の上方に設けられ、前記素子と平面視で重複する電極パッドと、を含み、
前記半導体層において、前記電極パッドの端の鉛直下方から外側に位置する所定の範囲は、素子禁止領域である、半導体装置。
【請求項６】
請求項５において、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、１．０μｍないし２．５μｍの距離を有する範囲である、半導体装置。
【請求項７】
請求項５において、
前記電極パッドの上方であって、該電極パッドの少なくとも一部を露出させる開口を有するパッシベーション層を含み、
前記素子禁止領域は、前記電極パッドの端の鉛直下方から外側に向かって、前記パッシベーション層の膜厚に相当する距離を有する範囲である、半導体装置。
【請求項８】
請求項７において、
前記開口に設けられたバンプを含む、半導体装置。
【請求項９】
請求項１ないし８のいずれかにおいて、
前記素子は、トランジスタである、半導体装置。
【請求項１０】
請求項１ないし９のいずれかにおいて、
前記素子禁止領域は、低電圧駆動トランジスタの禁止領域である、半導体装置。
【請求項１１】
請求項１０において、
前記素子禁止領域に、高耐圧トランジスタが設けられている、半導体装置。
【図１】
【図２】
【図４】
【図５】
【図６】
【図３】
【図２】
【図４】
【図５】
【図６】
【図３】
【公開番号】特開２０１２−２３５１６０（Ｐ２０１２−２３５１６０Ａ）
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願番号】特願２０１２−１７１２２７（Ｐ２０１２−１７１２２７）
【出願日】平成２４年８月１日（２０１２．８．１）
【分割の表示】特願２００６−７４７３１（Ｐ２００６−７４７３１）の分割
【原出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年１１月２９日（２０１２．１１．２９）
【国際特許分類】
【出願日】平成２４年８月１日（２０１２．８．１）
【分割の表示】特願２００６−７４７３１（Ｐ２００６−７４７３１）の分割
【原出願日】平成１８年３月１７日（２００６．３．１７）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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