【課題】ＧａＮ系トランジスタを簡便な構造で適切に保護することができる半導体装置及びその製造方法を提供する。
【解決手段】ゲート電極１１０ｇと保護ダイオード用電極１１５ｐとが互いに接続されている。絶縁膜１１３は、所定値以上の電圧がゲート電極１１０ｇに印加された場合にリーク電流を保護ダイオード用電極１１５ｐと電子走行層１０４及び電子供給層１０３との間に流し、所定値は、ＨＥＭＴがオン動作する電圧より高く、ゲート絶縁膜１０９ｇの耐圧よりも低い。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようにする。
【解決手段】熱解析部１１は、設計する半導体集積回路のデータから熱解析を行い、温度分布を算出し、ベクトル生成部１２は、算出された温度分布の温度勾配に応じたベクトルを生成し、ダミーパターン生成部１３は、生成されたベクトルにしたがってダミーパターンを生成し、半導体集積回路のレイアウトデータに追加する。このようなダミーパターンを生成することで、温度分布が平均化され、チップ内の温度差が小さい高信頼性の半導体集積回路を提供できるようになる。 （もっと読む）

【課題】半導体装置において、少なくとも容量素子とトランジスタとを有する回路要素が占める面積を小さくする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極とを兼ねる共通電極を設ける。さらに、容量素子の他方の電極を共通電極よりも上方に配置する。 （もっと読む）

【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。 （もっと読む）

【課題】本発明は、特別な装置を用いずに、微細素子の容量を直接測定することができる容量測定回路、半導体装置および容量測定方法を提供する。
【解決手段】本発明に係る容量測定回路１は、少なくとも１つの第１リングオシレータ（測定用リングオシレータ４）と、第１周辺回路部（測定用周辺回路部５）と、第２リングオシレータ（参照用リングオシレータ６）と、第２周辺回路部（参照用周辺回路部７）とを備えている。第１リングオシレータおよび第２リングオシレータに電力を供給する電源と、第１周辺回路部および第２周辺回路部に電力を供給する電源とは異なる。容量測定回路１は、第１出力信号の周波数および第１リングオシレータに流れる電流値より算出した第１容量から、第２出力信号の周波数および第２リングオシレータに流れる電流値より算出した第２容量を差引くことで測定対象の容量を測定することができる。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。 （もっと読む）

【課題】ESD耐圧が向上した半導体装置を提供する。
【解決手段】半導体装置は、電源パッドと、電源用配線を有する所定回路と、電源パッドと電源用配線とを接続する第１配線と、所定電位に設定された第２配線と、第１静電保護素子と、第２静電保護素子と、を含む。第１静電保護素子は、第１配線の電位が第１の閾値になった場合に、第１配線から第２配線への電流経路を形成する。第２静電保護素子は、電源用配線と第２配線との間に設けられ、第１配線の電位が第２の閾値になった場合に、電源用配線から第２配線への電流経路を形成する。 （もっと読む）

【課題】セルベース設計において複数の記憶素子セルが配置される構成において、効率的に且つ確実に複数ビットのソフトエラーの発生を抑制することが可能なセルの配置構造を提供する。
【解決手段】回路素子セルの配置構造は、第１の方向に延展するセル配置列上に並べられた複数の記憶素子セルと、複数の記憶素子セルの各々の領域において第１の方向に垂直な第２の方向に並べられた第１のＮウェル及び第１のＰウェルと、複数の記憶素子セルのうち少なくとも２つの互いに隣接する記憶素子セルの間に設けられ、セル配置列の幅に亘る長さを各々が有する第２のＮウェル及び第２のＰウェルとを含み、第１のＮウェルと第２のＮウェルとは一体であり、第１のＰウェルと第２のＰウェルとは一体である。 （もっと読む）

【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な検波器を提供する。
【解決手段】検波器は、信号入力端子に接続された第１導電型の第１の半導体領域と、信号出力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、交流的に接地された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、一端が第２の半導体領域に接続され、他端が交流的に接地された第１の抵抗素子と、を含む。 （もっと読む）

【課題】精度良く形成されたフィンを有しつつ、十分な特性を有するＥＳＤ保護素子を形成することができる半導体装置を提供する。
【解決手段】実施形態にかかる半導体装置は、制御整流素子を有し、このシリコン制御整流素子は、半導体基板と、第１のウェル領域と、第２のウェル領域と、複数のフィン領域とを有する。第１のウェル領域は半導体基板の最外周に位置する。さらに、ウェルコンタクト領域よりも外周に位置し、第１の導電型の不純物拡散層領域を有し、且つ、電気的に浮遊状態にある最外周フィン領域を有する。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）

【課題】半導体集積回路の面積を増大させることなく、配線性のよいテスト専用回路の電源遮断を実現する半導体集積回路を提供する。
【解決手段】テスト実行時のみ動作するテスト専用回路を有する半導体集積回路１であって、当該半導体集積回路１の内部回路領域（内部制御回路部１００）に電源を供給する通常電源（通常動作用電源）１０４と、当該内部回路領域の全面にメッシュ状に配線され、テスト専用回路に電源供給するテスト用電源１０３と、テスト用電源１０３と通常電源１０４とを接続及び遮断して、通常電源１０４からテスト用電源１０３への電源供給を制御する電源遮断スイッチ１０９と、を備える。 （もっと読む）

【課題】低電圧、低電流、或いは低電力といった条件下でも使用することが可能な混合器、送信機及び通信システムを提供する。
【解決手段】混合器は、交流的に接地された第１導電型の第１の半導体領域と、第１の信号入力端子に接続された第２導電型の第２の半導体領域であって、第１の半導体領域に接して位置する第２の半導体領域と、第１の信号出力端子に接続された第１導電型の第３の半導体領域であって、第１の半導体領域から離間し且つ第２の半導体領域に接して位置する第３の半導体領域と、第２の半導体領域上に位置する第１の絶縁膜と、第２の信号入力端子に接続された第１の導電体膜であって、第１の絶縁膜上に位置する第１の導電体膜と、を含む。 （もっと読む）

【課題】チップサイズの増大を抑制できる半導体集積回路装置のレイアウト設計方法を提供する。
【解決手段】外部電源電圧が供給される第一電源線と第一電源線にスイッチとなる第二電源ドライバを介して接続される第二電源線とを備えた、ＳＣＲＣ方式を採用した半導体集積回路装置において、第二電源ドライバのレイアウト面積の増大を抑制するために、半導体集積回路装置の全回路を機能別回路に分割し、機能別回路領域毎に、ＳＣＲＣ方式による制御対象の回路であるＳＣＲＣ使用動作回路のトランジスサイズに応じて第二電源ドライバとして用いるＭＯＳトランジスタのサイズを決定する。 （もっと読む）

【課題】電源電位の供給が遮断されたときでもコンフィギュレーションデータの保持が可能で、電源投入後のプログラマブルスイッチの起動時間が短い、低消費電力化が可能なプログラマブルロジックデバイスを提供すること。
【解決手段】各論理ブロック間の配線接続を制御するプログラマブルスイッチのメモリ部のトランジスタに、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドバンドギャップ半導体である酸化物半導体材料を用いて当該トランジスタを構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、電源電位の供給が遮断されたときでもコンフィギュレーションデータを保持することが可能となる。 （もっと読む）

【課題】半導体装置の放熱効率を向上させる。
【解決手段】ぺルチェ効果によって吸熱する吸熱部（３２、３５、４１）（３７、４０、４３）と、ぺルチェ効果によって放熱する放熱部（３１、３５、４１）（３６、４０、４３）の両方が単一の半導体チップに集積化されている。このような構成によれば、半導体チップにおいて熱を拡散させ、全体としての放熱抵抗を低下させることができる。これは、放熱効率の向上に寄与する。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】電荷転送効率が高い転送トランジスタを備える半導体集積回路を提供することを目的とする。
【解決手段】実施形態に係る半導体集積回路は、ゲート電極を有し、当該ゲート電極及び一の拡散層が第１配線でダイオード接続された転送トランジスタと、クロック信号が供給されるクロック信号線とを備え、前記クロック信号線の一部である第１部分クロック信号線の少なくとも一部が前記ゲート電極上に形成されていることを特徴とする。 （もっと読む）