【課題】差分周波数Δｆが数百ＭＨｚにおいても高周波半導体チップのドレイン端面の電圧が平滑化された半導体装置を提供する。
【解決手段】高周波半導体チップと、高周波半導体チップの入力側に配置された入力側分布回路と、高周波半導体チップの出力側に配置された出力側分布回路と、入力側分布回路に接続された高周波入力端子と、出力側分布回路に接続された高周波出力端子と、高周波半導体チップのドレイン端子電極近傍に配置された平滑化キャパシタとを備え、高周波半導体チップと、入力側分布回路と、出力側分布回路と、平滑化キャパシタとが１つのパッケージに収納されたことを特徴とする半導体装置。 （もっと読む）

【課題】動作特性に優れ低温で製造可能な酸化物半導体を用いた表示装置の特性を活かす
には、適切な構成を備えた保護回路等が必要となる。
【解決手段】ゲート電極１０１を被覆するゲート絶縁層１０２と、ゲート絶縁層１０２上
においてゲート電極１０１と重畳する第１酸化物半導体層１０３と、第１酸化物半導体層
１０３上においてゲート電極と端部が重畳し、導電層１０５ａと第２酸化物半導体層１０
４ａが積層された一対の第１配線層３８及び第２配線層３９とを有する非線形素子１７０
ａを用いて保護回路を構成する。ゲート絶縁層１０２上において物性の異なる酸化物半導
体層同士の接合を形成することで、ショットキー接合に比べて安定動作をさせることが可
能となり、接合リークが低減し、非線形素子１７０ａの特性を向上させることができる。 （もっと読む）

【課題】放熱性と耐久性に優れた半導体装置およびその製造方法を提供する。
【解決手段】導電ベースプレートと、導電ベースプレート上に接合される半導体チップと、半導体チップと導電ベースプレートとの接合面の中央部に配置された第１接着剤と、半導体チップと導電ベースプレートとの接合面の周辺部に配置された第２接着剤とを備え、第１接着剤は第２接着剤よりも相対的に熱伝導率が高く、第２接着剤は第１接着剤より相対的に接合力が高い半導体装置。 （もっと読む）

【課題】透明酸化物膜を用いた半導体デバイスや回路を提供する。
【解決手段】電子キャリア濃度が１０^１５／ｃｍ^３以上、１０^１８／ｃｍ^３未満である、Ｉｎ―Ｚｎ―Ｇａ酸化物、Ｉｎ―Ｚｎ―Ｇａ―Ｍｇ酸化物、Ｉｎ―Ｚｎ酸化物、Ｉｎ―Ｓｎ酸化物、Ｓｎ−Ｉｎ−Ｚｎ酸化物、Ｉｎ酸化物、Ｚｎ―Ｇａ酸化物、及びＩｎ―Ｇａ酸化物のうちのいずれかである非晶質酸化物を、Ｎ型半導体として用いたＮ型ＴＦＴを含む回路を構成要素としており、前記Ｎ型ＴＦＴは、ゲート電圧無印加時のソース−ドレイン端子間の電流が１０マイクロアンペア未満であり、電界効果移動度が１ｃｍ^２／（Ｖ・秒）超であることを特徴とする集積回路。 （もっと読む）

【課題】低消費電力で、動的コンフィギュレーションにも対応可能なプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントを有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有する。複数のロジックエレメントそれぞれは、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更する。コンフィギュレーションメモリは、揮発性の記憶回路と、不揮発性の記憶回路との組を有し、不揮発性の記憶回路は、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードに一対の電極のうちの一方が電気的に接続された容量素子と、を有する。 （もっと読む）

【課題】ＭＭＩＣとＭＭＩＣ外部回路とを接続するボンディングワイヤの影響を比較的簡単な構成で低減し、かつ省スペース化された電力増幅器を提供する。
【解決手段】ＭＭＩＣ基板と、ＭＭＩＣ基板上に配置された高周波プローブパッドと、ＭＭＩＣ基板上に高周波プローブパッドに隣接して配置され、ＭＭＩＣ外部回路とのボンディングワイヤ接続用のメタルプレートとを備える。 （もっと読む）

【課題】ＭＩＭキャパシタを備え、バイアホールを必須とせず、小さなチップサイズにおいても大きなキャパシタ容量を実現することができ、ＭＩＭキャパシタの内部電極と外部電極の電位の設定自由度が高い半導体装置を提供する。
【解決手段】半導体装置２は、半導体チップ１０と、半導体チップ１０の表面１０Ｔに形成された電子回路と、半導体チップ１０の少なくとも１つの側面１０Ｌ、１０Ｒに形成され、半導体チップ１０側から内部電極２１と絶縁膜２２と外部電極２３との積層構造を有するＭＩＭキャパシタ２０とを備えている。半導体装置２は、半導体チップ１０の表面１０Ｔ上から側面１０Ｌ、１０Ｒに形成されたＭＩＭキャパシタ２０上に平面的に延びて、ＭＩＭキャパシタ２０の内部電極２１に接触した表面電極３０を備えている。 （もっと読む）

【課題】ゲート電流を抑制し且つ高速動作が可能なスイッチング回路を提供する。
【解決手段】窒化物半導体層の主面上に、第１の主電極Ｄｓｗと第２の主電極Ｓｓｗの間に配置された制御電極Ｇｓｗを有するスイッチング素子Ｔｓｗと、スイッチング素子Ｔｓｗの第１の主電極Ｄｓｗにアノード端子が接続された第１の整流素子Ｄ１、第１の整流素子Ｄ１のカソード端子に第１の主電極ＤＤ１が接続され、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第２の主電極ＳＤ１が接続された第１の駆動素子ＴＤ１、スイッチング素子Ｔｓｗの制御電極Ｇｓｗに第１の主電極ＤＤ２が接続され、スイッチング素子の第２の主電極Ｓｓｗに第２の主電極ＳＤ２が接続された第２の駆動素子ＴＤ２、及び、第１の駆動素子ＴＤ１の制御電極ＧＤ１と第２の駆動素子ＴＤ２の制御電極ＧＤ２にそれぞれ入力される制御信号を受信する入力端子ＩＮ＿Ｈ，ＩＮ＿Ｌを有する駆動回路１０とを備える。 （もっと読む）

【課題】キャパシタのエッチングはＮＶＭセルのエッチングの終点検出に有用になるようにキャパシタおよびＮＶＭセルを集積するように形成する。
【解決手段】ＮＶＭ領域およびキャパシタ領域上に２つの導電体層を用いるように達成される。第１導電体層は後のパターニングステップの準備にパターニングされ、これが、ＮＶＭ領域およびキャパシタ領域の両方に第１導電体層および第２導電体層の両方をパターニングするステップを含む。後のエッチングが、同一マスクを用いて両方の導電体層をエッチングされることによって制御ゲート上に浮遊ゲートの重要な配列を提供する。この後のエッチングの間、キャパシタ領域に第１導電体材料をエッチングされることが、ＮＶＭ領域における第１導電体層のエッチングの終点検出を補助する。 （もっと読む）

【課題】低電圧デバイス保護付き高電圧複合半導体デバイスを提供する。
【解決手段】電圧保護されたデバイスを含複合半導体デバイスの１つの好適な実現では、ノーマリオフ複合半導体デバイス３００が、第１出力キャパシタンス３１８を有するノーマリオンIII-窒化物パワートランジスタ３１０と、このノーマリオンIII-窒化物パワートランジスタとカスコード接続された低電圧（ＬＶ）デバイス３２０を具えて、このノーマリオフ複合半導体デバイスを形成し、このＬＶデバイスは第２出力キャパシタンス３４８を有する。第１出力キャパシタンス対第２出力キャパシタンスの比率を、ノーマリオンIII-窒化物パワートランジスタのドレイン電圧対ＬＶデバイスの降伏電圧の比率に基づいて設定して、ＬＶデバイスの電圧保護を行う。 （もっと読む）

【課題】半導体装置内に保護ダイオードをレイアウトする。
【解決手段】半導体装置は、電界効果トランジスタ１１と、電界効果トランジスタ１１の形成領域３０に隣接するダイオード形成領域１２とを備え、ダイオード形成領域１２はトランジスタの形成領域３０と半導体基板上で絶縁され、ダイオード形成領域１２内において、電界効果トランジスタ１１のゲート電極１がバス配線７を介して半導体基板とショットキー接合とオーミック接合のいずれか又は両方の接合をする第１のダイオード電極２０と、電界効果トランジスタ１１のソース電極２がパッド５を介して半導体基板とオーミック接合とショットキー接合のいずれか又は両方の接合をする第２のダイオード電極２１とを備えることによってゲート電極１とソース電極２間にダイオードが形成されたことを特徴とする。 （もっと読む）

【課題】センス電流を抵抗で検出する場合であっても、カレントミラー回路を用いて検出する場合であっても、誤検出や電流検出精度の低下を起こさないパワーモジュールを提供する。
【解決手段】ＩＧＢＴ１の電流センス素子ＳＴのセンスエミッタにエミッタが接続されたトランジスタＱ５と、トランジスタＱ５のコレクタに一方端が接続され、他方端が共通接続部ＢＰに接続された電流検出抵抗ＳＲとを有し、トランジスタＱ５のベースがＧＮＤに接続された電流検出回路Ｃ３と、電流検出抵抗ＳＲによって発生する共通接続部ＢＰを基準とした電位差を電流検出電圧Ｖｓとして検出し、所定の閾値電圧との比較を行い、両者の大小関係によってＩＧＢＴ１に過電流が流れているか否かを判定する。 （もっと読む）

【課題】ＯＮ状態とＯＦＦ状態のコントラスト（Ｈｉｇｈ／Ｌｏｗ比）が高く、消費電力が少なく、端子数および配線数が少ない回路を提供する。
【解決手段】半導体回路は、複数個のＮＯＴ回路が縦続接続され、最終段のＮＯＴ回路の出力端子と初段のＮＯＴ回路の入力端子とが接続されている。ＮＯＴ回路は、ゲート１１とソース１３とが一体構造で形成され、ゲート１０が入力端子３に接続され、ドレイン１２が出力端子５に接続され、ゲート１１およびソース１３がグランド端子６に接続されたインプレーンダブルゲートトランジスター１と、ゲート２０，２１およびソース２３が一体構造で形成され、ゲート２０，２１およびソース２３がインプレーンダブルゲートトランジスター１のドレイン１２に接続され、ドレイン２２がバイアス端子４に接続された自己バイアス型インプレーントランジスター２とから構成される。 （もっと読む）

【課題】ナノ物体を外部電気システムに接続する素子、及びその素子を作る方法を提供する。
【解決手段】特に分子の特性評価に適用される本発明によると、以下を備える素子が作られる：ナノ物体（２）に接続される上部接触パッド（８）を備えた上部層（１６）；外部電気システム（４）に接続される下部接触パッド（１２）を備えた下部層（１８）；前記下部層上にあり、前記下部パッドと接触する電気的貫通ビア（２２）を備えた接着層（２０）；前記接着層と前記上部層の間にあり、前記上部パッドを前記下部パッドに接続するための導電ライン（２５）及び電気的ビア（２６）を備えた少なくとも２つの層（２２、２４）。 （もっと読む）

【課題】ゲート電極の電界集中を緩和して耐圧の更なる向上を実現することに加え、デバイス動作速度を向上させ、アバランシェ耐量が大きく、サージに対して強く、例えばインバータ回路等に適用する場合に外部のダイオードを接続することを要せず、ホールが発生しても安定動作を得ることができる信頼性の高い高耐圧の化合物半導体装置を実現する。
【解決手段】化合物半導体積層構造２に形成された電極用リセス２Ｃを、ゲート絶縁膜６を介して電極材料で埋め込むようにゲート電極７を形成すると共に、化合物半導体積層構造２に形成されたフィールドプレート用リセス２Ｄをｐ型半導体で埋め込み、化合物半導体積層構造２とｐ型半導体層８ａで接触するフィールドプレート８を形成する。 （もっと読む）

【課題】 ツェナーダイオードと同等の動作を行える回路ないしは半導体装置を提供することを目的とする。
【解決手段】 実施形態の基準電圧発生回路は、第１のＦＥＴと、第２のＦＥＴと、一方を電源に接続し他方を前記第1のＦＥＴのドレインに接続した第1の抵抗と、前記第１のＦＥＴのドレイン−ゲート間に接続した第２の抵抗とを有し、前記第２のＦＥＴのゲート−ソース間を接続し、前記第２のＦＥＴのドレインを前記第1のＦＥＴのゲートに接続し、前記第１のＦＥＴのドレインが基準電圧を出力し、前記第１のＦＥＴのソースと前記第１のＦＥＴのソースがグランド又は他の回路と接続していることを特徴とする。 （もっと読む）

【課題】本発明は、マイクロ波帯やミリ波帯において、１つの集積回路で複数の機能を実現する集積回路と、その集積回路が表面実装される中継基板とに関し、特性の劣化の原因となる広帯域設計をすることなく、多様に異なる帯域に柔軟に対応可能とすることを目的とする。
【解決手段】基板上に個別に形成された複数の回路と、前記基板上で前記複数の回路に隔たって形成され、前記複数の回路の何れにも接続され得る特定の回路とを備え、前記特定の回路と前記複数の回路とは、表面実装型の中継基板との突起電極を介する接続に供されるパッドを有する。 （もっと読む）

【課題】金属−絶縁体−金属コンデンサや、内部接続構造の金属間誘電体として使用して、その素子や構造の平均故障寿命を改善できる誘電体構造を提供すること。
【解決手段】酸化膜層、誘電体材料層及び誘電体材料層の上に第２酸化膜層を有する、炭化ケイ素用のコンデンサ及び内部接続構造が提供される。酸化膜層の厚みは、酸化膜層と誘電体材料層の約０．５から約３３パーセントであってよい。誘電体構造として酸窒化ケイ素層を有する炭化ケイ素用のコンデンサおよび内部接続構造もまた提供される。こうしたコンデンサ及び構造を作製する方法もまた提供される。 （もっと読む）

【課題】酸化物半導体膜をチャネル形成領域に用いたトランジスタにおいて、短チャネル効果による電気特性の変動を抑制し、微細化した半導体装置を提供する。また、オン電流を向上させた半導体装置を提供する。
【解決手段】非晶質領域である一対の第２の酸化物半導体領域と、一対の第２の酸化物半導体領域に挟まれた第１の酸化物半導体領域と、を有する酸化物半導体膜と、ゲート絶縁膜と、ゲート絶縁膜を介して第１の酸化物半導体領域上に設けられるゲート電極と、を有する半導体装置において、第２の酸化物半導体領域には、窒素、リン、又は砒素など１５族元素のいずれか一以上の元素が添加されている。 （もっと読む）

【課題】比較的小さい面積で形成することができ、かつ、素子サイズの微小化が進んでも保護素子として動作させることを可能にする、保護素子を提供する。
【解決手段】半導体基板１に形成された、第１導電型のウェル領域３と、この第１導電型のウェル領域３に隣接して形成された、第２導電型のウェル領域４と、第１導電型のウェル領域３に形成された、第２導電型チャネルのＭＯＳトランジスタと、第１導電型のウェル領域３とＭＯＳトランジスタのソース領域とＭＯＳトランジスタのゲートとに電気的に接続された第１の配線と、ＭＯＳトランジスタのドレイン領域と第２導電型のウェル領域４とに電気的に接続された第２の配線とを含む保護素子を構成する。 （もっと読む）