【課題】２次電池パックの保護回路を更に小型化すること。
【解決手段】本発明に係る半導体チップは、双方向スイッチを構成する２個のパワートランジスタと、抵抗素子とを備える。２個のパワートランジスタのドレイン同士は接続されている。抵抗素子の一端は、２個のパワートランジスタのうち一方のソース電極と電気的に接続され、その他端は、第１外部パッドと電気的に接続されている。それら２個のパワートランジスタと抵抗素子とは、同一の半導体チップ上に形成されている。 （もっと読む）

【課題】工程が簡単で、よりラッチアップに強いＣＭＯＳ構造を得る。
【解決手段】１×１０^１８ｃｍ^−３から１×１０^１９ｃｍ^−３の高不純物濃度の半導体基板２を用い、ＣＭＯＳ構造のＰ型ウェル４とＮ型ウェル５の境界に設けられた溝分離部１３の先端部分がその高不純物濃度領域に達する（エピタキシャル層３を貫通して半導体基板２の領域に至る）ように深く形成することにより、従来のように溝分離部１３よりも更に深い領域（溝分離部１３の下側）を電子が通過することなく、従来のようにウェル領域内にＮ＋埋め込み層やＰ＋埋め込み層を基板深く埋め込む必要もなく、簡便な方法で、よりラッチアップに強いＣＭＯＳ構造を得ることができ、コスト性能の両方に優れた半導体装置１を得ることができる。 （もっと読む）

【課題】複数のトランジスタを均一に動作させ、低消費電力及び良好な歪特性を実現する。
【解決手段】高周波信号を増幅する電力増幅器１００であって、上部電極１２０ａ及び下部電極１２０ｂを有し、高周波信号が入力される整合容量１２０と、整合容量１２０の下部電極１２０ｂから出力される高周波信号を増幅する複数のトランジスタ１１０が所定の方向に並んで配置されているトランジスタ列とを備え、トランジスタ列に隣り合う領域において、トランジスタ列の両端から略等しい距離には、接地されたビアホール１７０が形成され、下部電極１２０ｂは、ビアホール１７０を挟んで高周波信号が均等に分配されるように配置されたマイクロストリップ線路であり、複数のトランジスタ１１０のベース端子に接続される。 （もっと読む）

【課題】ウェーハテスト後のウェーハ状態において所望の回路を印刷処理により容易に形成することが可能な半導体製造方法および半導体装置を提供することを課題する。
【解決手段】本発明に係る半導体製造方法は、ウェーハの被描画パターン形成領域に所定の深さを有する溝部を形成する工程、ウェーハに対してトリミング要否の検査を行う工程、前記ウェーハにおけるトリミング必要なウェーハの前記溝部に導電性溶剤を射出し描画パターンを描画する工程、描画パターンを描画した後、脱気および低温アニールする工程、脱気および低温アニールした成膜後、当該成膜表面を平坦化する工程、および平坦化した後、高温アニールする工程、を有する。 （もっと読む）

【課題】半導体装置に用いられるキャパシタを効率よく、しかも少ない占有床面積で行うことができる半導体装置の製造方法および基板処理装置を提供する。
【解決手段】基板２００上に下電極を形成する工程（Ｓ１０４）と、下電極の上に、それぞれ異なる金属元素を含む３種の金属酸化膜を積層して誘電膜を形成する工程（Ｓ１０６、Ｓ１０８、Ｓ１１０）と、誘電膜の上に、上電極を形成する工程（Ｓ１１２）と、を有し、各工程は同一の装置で行う。 （もっと読む）

【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。
【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。 （もっと読む）

【課題】製造工程数を増加させることなく、ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧をＥＳＤ被保護素子としてのＬＤＭＯＳトランジスタのスナップバック電圧より低くし、且つＥＳＤ保護素子としてのＬＤＭＯＳトランジスタの熱破壊電流値をスナップバック電圧の改善前より大きくする。
【解決手段】 ＥＳＤ保護素子としてのＬＤＭＯＳトランジスタ３２は、Ｎ型エピタキシャル層３と、Ｎ＋型埋め込み層２と、Ｎ型エピタキシャル層３の表面に形成されたドリフト層１１と、エピタキシャル層３の表面に形成されたＰ型のボディ層１０と、Ｐボディ層１０の表面に形成されたＮ＋型ソース層１４と、エピタキシャル層３の表面上に形成されたゲート絶縁膜５、６と、ゲート絶縁膜５、６上に形成されたゲート電極８と、を具備し、Ｎ＋型ソース層１４の下方のボディ層１０の底部にＰ型ボディ層窪み部１０ａが形成されている。 （もっと読む）

【課題】ハイサイドスイッチの過電流が検出された場合に、ハイサイドスイッチだけでなくハイサイドスイッチに接続される回路を保護することが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ゲート電圧降圧部３１は、過電流検出部２０からの電流制限信号に応じて、ＭＯＳトランジスタ１５のゲート電圧を第１の電圧から、第１の電圧と第２の電圧との間の第３の電圧まで、第１の時間変化率で低下させる。これによりＭＯＳトランジスタ１５のオン抵抗がＭＯＳトランジスタ１５の完全オン時のオン抵抗より高くなる。ゲート電圧降圧部３２は、ゲート電圧が第３の電圧に達した後に、ゲート電圧を第３の電圧から第２の電圧まで第２の時間変化率で低下させる。第１の時間変化率は、第２の時間変化率よりも大きい。 （もっと読む）

【課題】半導体装置の熱抵抗を低減すること、および小型化できる技術を提供する。
【解決手段】複数の単位トランジスタＱを有する半導体装置であって、半導体装置は、単位トランジスタＱを第１の個数（７個）有するトランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆと、単位トランジスタＱを第２の個数（４個）有するトランジスタ形成領域３ｃ、３ｄとを有し、トランジスタ形成領域３ｃ、３ｄは、トランジスタ形成領域３ａ、３ｂ、３ｅ、３ｆの間に配置され、第１の個数は、第２の個数よりも多い。そして、単位トランジスタは、コレクタ層と、ベース層と、エミッタ層とを備えており、エミッタ層上には、エミッタ層と電気的に接続されたエミッタメサ層が形成され、このエミッタメサ層上に、エミッタ層と電気的に接続されたバラスト抵抗層が形成されている。 （もっと読む）

【課題】ハイサイドスイッチの過電流の検出精度を高めることが可能なハイサイドスイッチ回路、および、そのハイサイドスイッチ回路を含む装置を提供する。
【解決手段】ハイサイドスイッチ回路１０は、入力端子１１と出力端子１２との間に電気的に接続されるスイッチ（ＭＯＳトランジスタ１５）と、ゲート制御部１６と、過電流検出部２０とを備える。過電流検出部２０は、抵抗素子２１と、比較器２２とを含む。比較器２２は、抵抗素子２１の電圧Ｖ１がしきい電圧を超える場合に、過電流を検出する。比較器２２は、過電流時の検出電圧Ｖ１がしきい電圧を上回るように、予め調整される。抵抗素子２１の抵抗値の精度が高くない場合にも、比較器２２の調整によって、過電流の検出精度が高められる。 （もっと読む）

【課題】シリコン基板に設けられた穴の内部に導電体と誘電体を配置することにより、キャパシタを構成してなるキャパシタ構造体において、穴をより深くしたり、穴の平面形状を複雑な形状とすることなく、導電体間の対向面積を増加させて容量値の増大が実現できるようにする。
【解決手段】穴２０は、シリコン基板１０の一方の主面に開口する有底穴であり、穴２０の内部にはシリコン基板１０よりなる突起２１が設けられ、穴２０の底面は、突起２１による凹凸面とされており、穴２０の内部では、穴２０の底面および側面に、これらの面側から第１の導電体３１、誘電体４０、第２の導電体３２が順次積層されているとともに、第１の導電体３１および誘電体４０は、突起２１による凹凸面の形状を承継した層形状とされている。 （もっと読む）

【課題】半導体基板に設けられた穴に、絶縁体を介して２つの導電体を充填してなる電極部を有する半導体装置において、２つの導電体間の容量を大きくするのに適した構成を提供する。
【解決手段】半導体基板１０の第１の領域１には、表面１１に開口する複数個の有底穴２０が設けられ、第２の領域２には貫通穴３０が設けられ、有底穴２０は貫通穴３０よりも小さい穴幅を有する。絶縁体５０を両導電体４０、６０で挟んでなる積層構造体が、有底穴２０および貫通穴３０に充填され、さらに、第１の領域１において複数個の有底穴２０間にて連続して形成されており、第１の領域１は、当該積層構造体による容量形成部として構成される。有底穴６０における各導電体４０、６０は、それぞれ貫通穴３０における各導電体４０、６０に電気的に接続されて、半導体基板１０の表裏両面１１、１２に取りだされている。 （もっと読む）

【課題】 差動信号ラインに、第１入力端子と第２入力端子を有し、ダイオードにより構成される１パッケージの保護装置を接続する場合、第１入力端子と第２入力端子間のアイソレーションを十分確保し、また、第１入力端子に接続するダイオードと第２入力端子に接続するダイオードの部品ばらつきを抑制する必要がある。また、差動信号ラインに用いる保護装置の場合、部品容量とＥＳＤ破壊耐量を所望の範囲に収めるようにする必要がある。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域、第２ｎ＋型不純物領域、第３ｎ＋型不純物領域を設け、第１入力端子に接続する第１ｎ＋型不純物領域と、第２入力端子に接続する第３ｎ＋型不純物領域との間に、接地端子に接続する第２ｎ＋型不純物領域を配置して、横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】簡便・安価に製造可能な浮遊インダクタンスの小さいコンデンサ部品と、その製造方法を提供する。また、前記コンデンサ部品を低背化した部品と、その低背コンデンサを内蔵した多層配線基板を提供する。
【解決手段】有機材料の単分子膜を誘電体とするコンデンサにおいて、コンデンサ用電極のうち少なくとも一つが、誘電体単分子膜に担持された触媒物質によって開始する無電解めっきで形成されることを特徴とするコンデンサ。コンデンサを支持基材の上に形成することで、薄膜コンデンサを部品として扱うことが可能となる。また、前記支持基材を薄く研削することで、部品の低背化が可能となる。 （もっと読む）

【課題】リードフレーム上に半導体チップが載置された半導体装置において、サージに対する耐性の向上を図る。
【解決手段】ＩＣチップ１０Ａを構成するＰ型の半導体基板１０の表面には、Ｎ型の埋め込み層１１及びエピタキシャル層１２と、Ｐ型の半導体層１３が配置されている。半導体基板１０の裏面には金属薄膜３０が配置され、その金属薄膜３０と、金属のアイランド５１の間には銀粒子等を含む導電性ペースト４０が挟まれている。半導体層１３の表面に配置されたパッド電極１６にサージが印加されると、半導体層１３から半導体基板１０に流れるサージ電流は、金属薄膜３０を通って金属のアイランド５１に向かう。 （もっと読む）

【課題】ドレイン端での局所的な電流集中を防止して静電放電に対する耐性を向上させる。
【解決手段】Ｎ型高濃度埋め込み領域１０２の上面にＮ型低濃度領域１０３とＮ型ウエル領域１０４とＮ型高濃度埋め込みコンタクト領域１０５を順次隣接して配置し、Ｎ型低濃度領域１０３の上面にＰ型低濃度領域１０６を配置し、ドレイン電極１１３Ｄが接続される第１のＮ型高濃度領域１０７をＮ型高濃度埋め込みコンタクト領域１０５の上面に配置し、ソース電極１１３Ｓが接続される第２のＮ型高濃度領域１０８とＰ型高濃度領域１０９をＰ型低濃度領域１０６の上面にチャネル幅方向に並べて配置し、第１のＮ型高濃度領域１０７からＮ型ウエル領域１０４の上面を経由しＰ型低濃度領域１０６の上面に向けて素子分離領域１１０を配置し、Ｐ型低濃度領域１０６の上面に位置する箇所の上面にゲート酸化膜を介してゲート電極１１１を配置し、Ｐ型低濃度領域１０６のうちのゲート電極１１１の下部にチャネルが形成されるようにした。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や耐圧の汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面に互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、これらの周囲に互いに離間する第１ｐ＋型不純物領域と第２ｐ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトし、入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトし、接地端子に電気的に接続する第２電極とを設ける。第１ｎ＋型不純物領域および第２ｎ＋型不純物領域は１４０μｍ以上離間され、それぞれ角丸四角形状でｐ＋型半導体基板の対角線に沿って配置される。 （もっと読む）

【課題】 ＵＳＢコネクタと被保護部品間の信号ラインに接続されるＥＳＤ破壊の保護装置として、双方向ｐｎ接合ダイオードが用いられるが、従来の構造では製造工程が複雑、煩雑で保護装置の低コスト化や汎用性に限界があった。
【解決手段】 ｐ半導体基板上にｐ型半導体層を積層し、その表面にｐｎ接合を形成し、互いに離間する第１ｎ＋型不純物領域および第２ｎ＋型不純物領域を設け、第１ｎ＋型不純物領域とコンタクトする第１導電層と、第１導電層にコンタクトし入力端子に電気的に接続する第１電極と、第２ｎ＋型不純物領域にコンタクトする第２導電層と、第２導電層にコンタクトし接地端子に電気的に接続する第２電極とを設けて横型の双方向ｐｎ接合ダイオードによる保護装置を提供する。 （もっと読む）

【課題】半導体領域に酸化物半導体を用いた、高耐圧で、大電流の制御が可能であり、かつ量産性に優れた半導体素子を提供することを課題の一とする。また、該半導体素子を用いた半導体装置を提供することを課題の一とする。また、該半導体素子の作製方法を提供することを課題の一とする。
【解決手段】半導体領域に酸化物半導体を用いたトランジスタと、トランジスタのゲート電極層、ソース電極層及びドレイン電極層の各々と電気的に接続した貫通電極を備えた半導体チップを積層し、トランジスタを電気的に並列接続することによって、実質的にＷ長の長い半導体素子を提供する。 （もっと読む）

【課題】ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。
【解決手段】半導体装置を、基板１の上方に設けられたＧａＮ電子走行層２と、ＧａＮ電子走行層２上に設けられた第１ＡｌＧａＮ電子供給層３と、第１ＡｌＧａＮ電子供給層３上に設けられたＡｌＮ電子供給層４と、ＡｌＮ電子供給層４上に設けられた第２ＡｌＧａＮ電子供給層５と、第２ＡｌＧａＮ電子供給層５及びＡｌＮ電子供給層４に設けられたゲートリセス９と、ゲートリセス９に設けられたゲート電極１２とを備えるものとする。 （もっと読む）