【課題】ノーマリオフ型の炭化珪素接合ＦＥＴはゲートの特性が、使い勝手が悪いという問題がある。これは、ノーマリオフを実現するためにゲート電圧が0Vでオフしていなければならず、かつ、ゲート・ソース間のpn接合に電流が流れないようにオン状態としてはゲート電圧を2.5V程度に抑える必要があるため、実質的にゲート電圧を0Vから2.5Vの間で制御しなければならないためである。従って、閾値電圧からオン状態のゲート電圧までが1Vから2V程度しかなく、ドレイン電流がゲート電圧の変化に非常に敏感であるため、ゲートの制御が難しい。
【解決手段】本願発明は、ノーマリオフ型の炭化珪素接合ＦＥＴのゲートに、接合ＦＥＴのゲート容量と同等か少し小さな容量を持つ素子を接続したものである。 （もっと読む）

【課題】チャージアップした電荷を検出する感度を向上させること。
【解決手段】半導体基板１０上に形成された絶縁膜１４と、前記絶縁膜内に形成され、延伸方向に延伸した延伸部２２を含む第１配線２０と、前記絶縁膜内に設けられ、前記半導体基板と前記延伸部とを電気的に接続するコンタクト２６と、前記絶縁膜内に形成され、前記延伸部と前記半導体基板の面方向に対向し前記延伸部より長さの短い対向部３２と、前記対向部から前記第１配線の反対方向に引き出される引き出し部３４と、を含む第２配線３０と、前記引き出し部に電気的に接続されたアンテナ電極４０と、含む評価素子。 （もっと読む）

【課題】配線の表皮効果の抑制と低抵抗化を図る。
【解決手段】第１配線部４１と、その第１配線部４１の周りを被覆する、高融点金属窒化物を含む第２配線部４２とを含む配線４０ａを形成する。このような配線４０ａにおける第２配線部４２は、第１配線部４１側から外周に向かって窒素含有率が高くなる部分を有するように形成する。これにより、配線４０ａにおける表皮効果が抑制されると共に、配線４０ａの低抵抗化が図られるようになる。 （もっと読む）

【課題】薄膜抵抗と配線部との接触抵抗が高抵抗化することを抑制できる薄膜抵抗を備えた半導体装置の製造方法を提供する。
【解決手段】スパッタ装置内において事前にチタンの表面を窒化させておくことで窒化チタンを形成しておき、その後、窒素の導入を停止した状態で窒化チタンをターゲットとしたスパッタにより、窒化チタン膜によって構成される第１金属層５を形成する。これにより、薄膜抵抗Ｒと接触する第１金属層５を形成する際に、スパッタ装置内に窒化ラジカルが基本的には存在していない条件で第１金属層５の成膜を行うことができるため、薄膜抵抗Ｒの露出部分に窒化物が形成されないようにできる。したがって、薄膜抵抗Ｒと配線部の一部を構成する第１金属層５との接触抵抗が高抵抗化することを抑制することが可能となる。 （もっと読む）

【課題】半導体装置の製造方法において、ヒューズ層を覆う絶縁膜の膜厚を精度良く調整する。
【解決手段】半導体基板１０上にザッピング素子１のヒューズ層１２を形成し、ヒューズ層１２を覆う第１の絶縁膜１３を形成する。第１の絶縁膜１３上にはヒューズ層１２を覆うエッチングストッパー膜１４を形成し、エッチングストッパー膜１４を覆う第２の絶縁膜１６を形成する。他の工程を経た後、第１のエッチング工程として、ヒューズ層１２上で、第２の絶縁膜１６をエッチングストッパー膜１４に対して選択的にエッチングすることにより、エッチングストッパー膜１４の表面を露出させる。次に、第２のエッチング工程として、ヒューズ層１２上で、エッチングストッパー膜１４を第１の絶縁膜１３に対して選択的にエッチングすることにより、第１の絶縁膜１３の表面を露出させる。 （もっと読む）

【課題】導体半導体接合を用いて、優れた特性を示す、あるいは、作製の簡単な、あるいは、より集積度の高い電界効果トランジスタを提供する。
【解決手段】半導体層の電子親和力よりも仕事関数の小さな導体との接合においては、導体より半導体層にキャリアが注入された領域が生じる。そのような領域を電界効果トランジスタ（ＦＥＴ）のオフセット領域、あるいは、インバータ等の半導体回路の抵抗として用いる。また、ひとつの半導体層中にこれらを設けることにより集積化した半導体装置を作製できる。 （もっと読む）

【課題】貫通電極を有する半導体装置の信頼性を向上させる。
【解決手段】半導体基板１は、素子形成面である第１の面１ａ及びその反対側の第２の面１ｂを有する。第１の面１ａから第２の面１ｂまで半導体基板１を貫通するように貫通孔２０が形成されている。貫通孔２０の内壁上に絶縁膜２１及びバリア膜２２が順次形成されている。絶縁膜２１及びバリア膜２２が形成された貫通孔２０が埋まるように導電部２３が形成されている。貫通孔２０の周辺に位置する部分の半導体基板１における少なくとも第１の面１ａ側にゲッタリングサイト３０が形成されている。 （もっと読む）

【課題】素子が破壊されるほど高い電圧が印加された場合であっても、素子の破壊を抑制する。
【解決手段】第１の電圧が入力されることにより動作を行う半導体装置であって、第１の電圧の絶対値が基準値より大きいとき、第１の電圧の値を変化させる保護回路を具備し、保護回路は、第１の電圧に応じて第２の電圧を生成し、生成した第２の電圧を出力する制御信号生成回路と、電圧制御回路と、を備え、電圧制御回路は、ソース、ドレイン、及びゲートを有し、ゲートに制御信号として第２の電圧が入力され、第２の電圧に応じてオン状態又はオフ状態になることにより、第１の電圧の値をソース及びドレインの間に流れる電流量に応じて変化させるか否かを制御するトランジスタを含み、トランジスタは、チャネル形成層としての機能を有する酸化物半導体層をさらに有し、酸化物半導体層のバンドギャップは、２ｅＶ以上である。 （もっと読む）

【課題】同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を提供すること。
【解決手段】不純物を含んだ第１ポリシリコン層からなる第１抵抗素子１０と、第１ポリシリコン層と同一面上に設けられ、第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子２０と、第１抵抗素子１０及び第２抵抗素子２０を覆って設けられている第１層間絶縁層４１と、第１層間絶縁層４１上に、第１層間絶縁層４１を介して第２抵抗素子２０を覆って設けられている第１金属層２１と、を備える半導体装置。 （もっと読む）

【課題】キャパシタのコンタクトプラグ形成に伴うショート不良を低減させることができ、素子信頼性の向上をはかる。
【解決手段】半導体装置であって、半導体基板１０上に、第１の絶縁膜２１，第１の導電層２２，第２の絶縁膜２３，及び第２の導電層２４が積層され、且つ導電層２２，２４の一部が接続された積層構造部と、導電層２２を接続部を含む第１の領域と接続部を含まない第２の領域に分離する層間絶縁膜２６と、第２の領域の一周辺部で、導電層２１，絶縁膜２２，及び基板１０に形成された素子分離溝に埋め込まれた素子分離絶縁膜１５と、第１の領域に接続された第１のコンタクトプラグ３１と、第２の領域に接続され且つ素子分離絶縁膜１５の上方に形成された第２のコンタクトプラグ３２と、第２の領域側の一周辺部に隣接する領域で基板１０に接続された第３のコンタクトプラグ３３を備えた。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】トランジスタにおけるオフ電流を低減し、電圧調整回路における出力電圧の変換効率を向上させる。
【解決手段】ゲート、ソース、及びドレインを有し、ゲートがソース又はドレインに電気的に接続され、ソース及びドレインの一方に第１の信号が入力され、チャネル形成層としてキャリア濃度が５×１０^１４／ｃｍ^３以下である酸化物半導体層を有するトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極にクロック信号である第２の信号が入力される容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する構成である。 （もっと読む）

【課題】占有面積が小さく、所望の耐圧と熱破壊の防止を両立した保護トランジスタを提供する。
【解決手段】ゲート長方向の一方の側でゲート直下の領域に隣接しているゲート・ドレイン間領域ＲＥｇｄが、ゲート幅方向に互いに隣接する領域として、第１領域ＲＥｇｄ１と第２領域ＲＥｇｄ２とを有する。第１領域は、ドレイン耐圧が相対的に大きく、第２領域は、ドレイン電極（ドレインコンタクト部に設けられているシリサイド層１０Ｄ）からの距離が平面視で第１領域より遠く、ドレイン耐圧が相対的に小さい。このため、耐圧が低いゲート・ドレイン間領域ＲＥｇｄ２の加熱部分Ａからドレインコンタクト部が遠いが、面積は小さく（または拡大しない）構造となっている。 （もっと読む）

【課題】 抵抗変化性のバイポーラ型メモリを、誤書き込みや誤動作を起こさずにFPGAに適用する。
【解決手段】 本発明の半導体集積回路は、一端が第一の電源１０５に接続され、他端が出力ノード１０８に接続される第一の抵抗変化性素子１０１と、一端が出力ノード１０８に接続される第二の抵抗変化性素子１０２と、第二の抵抗変化性素子１０２の他端と第一の端子が接続され、第二の電源１０６と第二の端子が接続される、第一のスイッチング素子１０３とを備える。 （もっと読む）

【課題】トランジスタにおけるオフ電流を低減し、電圧調整回路における出力電圧の変換効率を向上させる。
【解決手段】ゲート、ソース、及びドレインを有し、ソース及びドレインの一方に第１の信号が入力され、ゲートにクロック信号である第２の信号が入力され、チャネル形成層として酸化物半導体層を有し、オフ電流が１０ａＡ／μｍ以下であるトランジスタと、第１の電極及び第２の電極を有し、第１の電極がトランジスタのソース及びドレインの他方に電気的に接続され、第２の電極に高電源電圧及び低電源電圧が交互に与えられる容量素子と、を有し、第１の信号の電圧を昇圧又は降圧し、昇圧又は降圧した電圧である第３の信号を出力信号としてトランジスタのソース及びドレインの他方を介して出力する構成とする。 （もっと読む）

【課題】ＦＥＴセルごとに電源を用意・制御することなく、所望の出力電力値に合わせて、出力電力値を調整可能な高周波半導体装置を提供する。
【解決手段】分配・入力整合回路３２と入力伝送線路パターン３６とを搭載した分配・入力整合回路基板１４と、複数の入力キャパシタセル４０を搭載した入力キャパシタ基板１６と、複数の電界効果トランジスタセルを搭載した半導体基板１８と、複数の出力キャパシタセル４１を搭載した出力キャパシタ基板２０と、出力伝送線路パターン３８と合成・出力整合回路３４とを搭載した合成・出力整合回路基板２２とを備え、所望の出力電力値に合わせて複数のセルからなる電界効果トランジスタのセル数を接続・非接続により、総ゲート電極長を実質的に変化させて、出力電力値を調整可能な高周波半導体装置３０。 （もっと読む）

【課題】抵抗層で発生する熱が基板の側に伝導しやすい状態で、基板との界面への導電層の形成が抑制できるようにする。
【解決手段】ＩｎＰからなる基板１０１と、基板１０１の上に形成された窒化シリコン層１０２と、窒化シリコン層１０２の上に形成された酸化シリコン層１０３と、ＷＳｉＮから構成されて酸化シリコン層１０３の上に形成された抵抗層１０４と、酸化シリコン層１０３の上に形成されて抵抗層１０４に接続された配線１０５および配線１０６とを少なくとも備える。 （もっと読む）

【課題】半導体素子を保護する保護素子を備え、静電破壊が抑制され、信頼性の高い半導体装置を提供する。
【解決手段】半導体装置１は、チャネル層１０５とキャップ層１１２とを含む半導体積層体１１３と、半導体積層体１１３上に形成された下部電極２１３と上部電極２１６とを有する少なくとも１つの半導体素子１Ｘと、半導体素子１Ｘと共通の半導体積層体１１３を有し、半導体素子１Ｘを保護する少なくとも１つの保護素子１Ｙとを備えたものである。保護素子１Ｙは、キャップ層１１２を厚み方向に貫通するリセス部２２１と、リセス部２２１の底面２２１Ｂから半導体積層体１１３内に厚み方向に形成された絶縁領域２１８Ｙと、リセス部２２１を挟んで両側に形成されたキャップ層１１２に接続された一対のオーミック電極２１９、２２０とを備えたものである。 （もっと読む）

【課題】アライメントマークを形成する専用の工程の別途追加が無く、アライメントマークのサイズも自由に設定することができ、さらに、デバイス製造工程においてレジスト塗布斑やレジスト残り等の不具合を発生させない半導体基板の製造方法を提供する。
【解決手段】基板１９を用意し、アライメントマーク領域１５とＰＮコラム領域１３とにアライメントマーク領域１５のトレンチ幅がＰＮコラム領域１３のトレンチ幅よりも広いトレンチ１４、１６を同時に形成する。続いて、ＰＮコラム領域１３のトレンチ１４に単結晶半導体層２１を完全に埋め込みつつアライメントマーク領域１５のトレンチ１６に隙間が残るように単結晶半導体層２１の一部を形成する。この後、アライメントマーク領域１５のトレンチ１６内に空洞２２が残るように当該トレンチ１６を単結晶半導体層２１で塞ぐ。 （もっと読む）

【課題】ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させる。
【解決手段】ゲート電極１４と抵抗素子２４とが同一半導体基板１上に混載された半導体装置において、シリサイドブロック膜２５を介して抵抗素子２４の側面にサイドウォール１７を形成する。 （もっと読む）