半導体装置および半導体装置の製造方法
【課題】ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させる。
【解決手段】ゲート電極１４と抵抗素子２４とが同一半導体基板１上に混載された半導体装置において、シリサイドブロック膜２５を介して抵抗素子２４の側面にサイドウォール１７を形成する。
【解決手段】ゲート電極１４と抵抗素子２４とが同一半導体基板１上に混載された半導体装置において、シリサイドブロック膜２５を介して抵抗素子２４の側面にサイドウォール１７を形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、トランジスタと抵抗素子とが同一基板上に混載された半導体装置において、絶縁膜によってシリサイドブロックすることで抵抗素子を形成する方法に適用して好適なものである。
【背景技術】
【０００２】
半導体装置の微細化および回路素子の高速化を図る方法として、素子領域をシリサイド化することにより配線抵抗を低減する技術が知られている。一方、抵抗素子をシリサイド化すると、抵抗素子として用いるには比抵抗が非常に小さくなる。このため、トランジスタと抵抗素子とが同一基板上に混載された半導体装置では、シリサイドブロック膜にて抵抗素子を覆った状態でトランジスタ部のシリサイドブロック膜を除去し、抵抗素子をシリサイド化しない方法が一般に用いられる（特許文献１）。
しかしながら、半導体装置の微細化が進展すると、ゲート電極間の間隔が非常に狭くなり、ゲート電極の側面にサイドウォールが形成された後にシリサイドブロック膜を形成すると、ゲート電極間においてシリサイドブロック膜の抜け性を確保（除去）するのが困難になる。この結果、トランジスタ部のシリサイド形成を阻害し、配線抵抗の高抵抗化を引き起こし、歩留まりを劣化させるという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１５３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記抵抗素子を覆うシリサイドブロック膜と、前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されたサイドウォールとを備えることを特徴とする半導体装置を提供する。
【０００６】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記抵抗素子を覆うシリサイドブロック膜と、前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されるとともに、前記シリサイドブロック膜を介することなく前記ゲート電極の側面に形成されたサイドウォールと、前記ゲート電極を両側に配置されるようにして前記半導体基板に形成された不純物拡散層と、前記不純物拡散層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置を提供する。
【０００７】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記抵抗素子の側面にＮ（Ｎは２以上の整数）層分だけ形成された第１の絶縁膜と、前記ゲート電極の側面にＭ（ＭはＮより小さな整数）層分だけ形成された第２の絶縁膜とを備えることを特徴とする半導体装置を提供する。
【０００８】
本発明の一態様によれば、抵抗素子およびゲート電極を半導体基板上に形成する工程と、前記抵抗素子および前記ゲート電極を覆うシリサイドブロック膜を前記半導体基板上に形成する工程と、前記シリサイドブロック膜にて前記抵抗素子が覆われたまま、前記ゲート電極を覆うシリサイドブロック膜を除去する工程と、前記シリサイドブロック膜および前記ゲート電極を覆う絶縁膜を前記半導体基板上に形成する工程と、前記絶縁膜の異方性エッチングを行うことで、前記抵抗素子を覆う前記シリサイドブロック膜の側面および前記ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールおよび前記ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記ゲート電極を両側に配置された不純物拡散層を前記半導体基板に形成する工程と、前記不純物拡散層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１１にはトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２が設けられ、トランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２には素子分離絶縁層１２が形成されている。なお、半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＧａＩｎＡｓＰなどを用いることができる。また、素子分離絶縁層１２としては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を用いるようにしてもよい。また、素子分離絶縁層１２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１３】
そして、トランジスタ形成領域Ｒ１では、ゲート絶縁膜１３を介してゲート電極１４が半導体基板１１上に形成されている。なお、ゲート電極１４は、素子分離絶縁層１２の間に配置することができる。また、ゲート絶縁膜１３の材料は、シリコン酸化膜を用いるようにしてもよいし、ＨｆまたはＰＬＺＴなどの高誘電体膜を用いるようにしてもよい。また、ゲート電極１４の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１４の材料として、Ｔｉ、Ｗ、Ａｌなどの金属材料を選択するようにしてもよい。
【００１４】
そして、ゲート電極１４の側面には、オフセット絶縁膜１５、エッチストップ膜１６およびサイドウォール１７が順次形成されている。オフセット絶縁膜１５としては、例えば、シリコン酸化膜を用いることができる。また、オフセット絶縁膜１５の膜厚は、ＬＤＤ層１８形成後のＬＤＤ層１８の横方向への拡散分に対応させることができる。なお、オフセット絶縁膜１５は必ずしも形成される必要が無く、形成する素子の特性に応じて適宜変更することが可能である。また、エッチストップ膜１６およびサイドウォール１７の材料は互いに異なるように選択することができ、例えば、エッチストップ膜１６の材料としてシリコン酸化膜、サイドウォール１７の材料としてシリコン窒化膜を用いることができる。そして、エッチストップ膜１６は、サイドウォール１７をエッチングにて形成する際のストッパとして機能させることができる。
【００１５】
また、半導体基板１１には、オフセット絶縁膜１５、エッチストップ膜１６およびサイドウォール１７下に配置されるようにしてＬＤＤ層１８が形成されている。さらに、半導体基板１１には、サイドウォール１７の横に配置されるようにして高濃度不純物拡散層１９が形成されている。そして、ゲート電極１４および高濃度不純物拡散層１９の表層にはシリサイド層２０が形成されている。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００１６】
一方、抵抗形成領域Ｒ２では、抵抗素子２４が半導体基板１１上に形成されている。なお、抵抗素子２４は、素子分離絶縁層１２上に配置することができる。また、抵抗素子２４の材料は、例えば、多結晶シリコンを用いることができる。そして、抵抗素子２４の側面にはオフセット絶縁膜１５が形成されている。そして、オフセット絶縁膜１５および抵抗素子２４が覆われるようにシリサイドブロック膜２５が半導体基板１１上に形成されている。なお、シリサイドブロック膜２５は、トランジスタ形成領域Ｒ１にシリサイド層２０が形成される時に、抵抗素子２４の表層がシリサイド化されるのを防止することができる。シリサイドブロック膜２５の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、シリサイドブロック膜２５の側面にはエッチストップ膜１６およびサイドウォール１７が順次形成されている。
【００１７】
ここで、抵抗形成領域Ｒ２のサイドウォール１７下にシリサイドブロック膜２５を配置することにより、ゲート電極１４の側面にサイドウォール１７が形成される前にトランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去することができる。このため、サイドウォール１７にてゲート電極１４間の間隔が狭められることなく、ゲート電極１４間のシリサイドブロック膜２５を除去することができ、ゲート電極１４間の間隔が狭い場合においても、ゲート電極１４間のシリサイドブロック膜２５の抜け性を向上させることができる。この結果、ゲート電極１４間の高濃度不純物拡散層１９の表層にシリサイド層２０を安定して形成することができ、コンタクト抵抗または配線抵抗が高くなるのを抑制して、歩留まりを向上させることができる。
【００１８】
（第２実施形態）
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１のトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２に素子分離絶縁層１２を形成する。
【００１９】
次に、図２（ｂ）に示すように、素子分離絶縁層１２で分離された半導体基板１１上にゲート絶縁膜１３を形成する。次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜１３上に多結晶シリコン膜を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成するとともに、素子分離絶縁層１２上に抵抗素子２４を形成する。
【００２０】
次に、ゲート電極１４および抵抗素子２４の表面を熱酸化することにより、ゲート電極１４および抵抗素子２４の表面にオフセット絶縁膜１５を形成する。そして、オフセット絶縁膜１５の異方性エッチングを行うことにより、ゲート電極１４および抵抗素子２４の上面のオフセット絶縁膜１５を除去する。なお、オフセット絶縁膜１５は、ＣＶＤなどの方法にて形成するようにしてもよい。
【００２１】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてゲート電極１４および抵抗素子２４が覆われるように半導体基板１１上にシリサイドブロック膜２５を形成する。
【００２２】
次に、図２（ｄ）に示すように、フォトリソグラフィ技術を用いることにより、トランジスタ形成領域Ｒ１が露出されるようにして抵抗形成領域Ｒ２を覆うレジスト膜Ｒを半導体基板１１上に形成する。
【００２３】
次に、図３（ａ）に示すように、レジスト膜Ｒをマスクとしてシリサイドブロック膜２５をエッチングすることにより、トランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去する。そして、オフセット絶縁膜１５が側面に形成されたゲート電極１４をマスクとして半導体基板１１にイオン注入を行うことにより、半導体基板１１にＬＤＤ層１８を形成する。ここで、サイドウォール１７がゲート電極１４の側面に形成される前に、シリサイドブロック膜２５をエッチング除去することにより、ゲート電極１４間でのシリサイドブロック膜２５の抜け性を向上させることができ、ゲート電極１４間の間隔が狭い場合においても、ゲート電極１４間にシリサイドブロック膜２５が残るのを防止することができる。
【００２４】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極１４およびシリサイドブロック膜２５が覆われるように半導体基板１１上にエッチストップ膜１６および絶縁膜１７´を順次形成する。
【００２５】
次に、図３（ｃ）に示すように、エッチストップ膜１６をストッパとして絶縁膜１７´の異方性エッチングを行うことにより、オフセット絶縁膜１５およびエッチストップ膜１６を介してゲート電極１４の側面にサイドウォール１７を形成するとともに、オフセット絶縁膜１５、シリサイドブロック膜２５およびエッチストップ膜１６を介して抵抗素子２４の側面にサイドウォール１７を形成する。次に、エッチストップ膜１６のエッチングを行うことにより、半導体基板１１およびゲート電極１４の表面を露出させる。
【００２６】
次に、図３（ｄ）に示すように、サイドウォール１７が側面に形成されたゲート電極１４をマスクとして半導体基板１１にイオン注入を行うことにより、半導体基板１１に高濃度不純物拡散層１９を形成する。
【００２７】
次に、図１に示すように、スパッタや蒸着などの方法を用いることで、シリサイド形成用金属膜をトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２に形成する。そして、シリサイド形成用金属膜が形成された半導体基板１１の熱処理を行うことにより、シリサイド形成用金属膜をその下の半導体基板１１およびゲート電極１４と反応させ、ゲート電極１４および高濃度不純物拡散層１９の上層にシリサイド層２０を形成する。そして、未反応のシリサイド形成用金属膜を半導体基板１１上から除去する。
【００２８】
なお、図２（ｄ）の工程でトランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去することなく、シリサイドブロック膜２５を介してゲート電極１４の側面にサイドウォール１７を形成する方法も考えられる。ただし、この場合には、シリサイドブロック膜２５がゲート電極１４の側面に残る分だけゲート電極１４間の間隔が狭くなり、トランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去する方法に比べて絶縁膜１７´の抜け正が低下する。
【符号の説明】
【００２９】
１１ 半導体基板、１２ 素子分離絶縁層、１３ ゲート絶縁膜、１４ ゲート電極、１５ オフセット絶縁膜、１６ エッチストップ膜、１７ サイドウォール、１７´ 絶縁膜、１８ ＬＤＤ層、１９ 高濃度不純物拡散層、２０ シリサイド層、２４ 抵抗素子、２５ シリサイドブロック膜
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、トランジスタと抵抗素子とが同一基板上に混載された半導体装置において、絶縁膜によってシリサイドブロックすることで抵抗素子を形成する方法に適用して好適なものである。
【背景技術】
【０００２】
半導体装置の微細化および回路素子の高速化を図る方法として、素子領域をシリサイド化することにより配線抵抗を低減する技術が知られている。一方、抵抗素子をシリサイド化すると、抵抗素子として用いるには比抵抗が非常に小さくなる。このため、トランジスタと抵抗素子とが同一基板上に混載された半導体装置では、シリサイドブロック膜にて抵抗素子を覆った状態でトランジスタ部のシリサイドブロック膜を除去し、抵抗素子をシリサイド化しない方法が一般に用いられる（特許文献１）。
しかしながら、半導体装置の微細化が進展すると、ゲート電極間の間隔が非常に狭くなり、ゲート電極の側面にサイドウォールが形成された後にシリサイドブロック膜を形成すると、ゲート電極間においてシリサイドブロック膜の抜け性を確保（除去）するのが困難になる。この結果、トランジスタ部のシリサイド形成を阻害し、配線抵抗の高抵抗化を引き起こし、歩留まりを劣化させるという問題があった。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−１５３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記抵抗素子を覆うシリサイドブロック膜と、前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されたサイドウォールとを備えることを特徴とする半導体装置を提供する。
【０００６】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記抵抗素子を覆うシリサイドブロック膜と、前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されるとともに、前記シリサイドブロック膜を介することなく前記ゲート電極の側面に形成されたサイドウォールと、前記ゲート電極を両側に配置されるようにして前記半導体基板に形成された不純物拡散層と、前記不純物拡散層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置を提供する。
【０００７】
本発明の一態様によれば、半導体基板上に形成された抵抗素子と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記抵抗素子の側面にＮ（Ｎは２以上の整数）層分だけ形成された第１の絶縁膜と、前記ゲート電極の側面にＭ（ＭはＮより小さな整数）層分だけ形成された第２の絶縁膜とを備えることを特徴とする半導体装置を提供する。
【０００８】
本発明の一態様によれば、抵抗素子およびゲート電極を半導体基板上に形成する工程と、前記抵抗素子および前記ゲート電極を覆うシリサイドブロック膜を前記半導体基板上に形成する工程と、前記シリサイドブロック膜にて前記抵抗素子が覆われたまま、前記ゲート電極を覆うシリサイドブロック膜を除去する工程と、前記シリサイドブロック膜および前記ゲート電極を覆う絶縁膜を前記半導体基板上に形成する工程と、前記絶縁膜の異方性エッチングを行うことで、前記抵抗素子を覆う前記シリサイドブロック膜の側面および前記ゲート電極の側面にサイドウォールを形成する工程と、前記サイドウォールおよび前記ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記ゲート電極を両側に配置された不純物拡散層を前記半導体基板に形成する工程と、前記不純物拡散層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明によれば、ゲート電極間の間隔が狭い場合においても、ゲート電極間のシリサイドブロック膜の抜け性を向上させることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
【図２】図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１２】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す断面図である。
図１において、半導体基板１１にはトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２が設けられ、トランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２には素子分離絶縁層１２が形成されている。なお、半導体基板１１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＧａＩｎＡｓＰなどを用いることができる。また、素子分離絶縁層１２としては、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよいし、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）を用いるようにしてもよい。また、素子分離絶縁層１２の材料は、例えば、シリコン酸化膜を用いることができる。
【００１３】
そして、トランジスタ形成領域Ｒ１では、ゲート絶縁膜１３を介してゲート電極１４が半導体基板１１上に形成されている。なお、ゲート電極１４は、素子分離絶縁層１２の間に配置することができる。また、ゲート絶縁膜１３の材料は、シリコン酸化膜を用いるようにしてもよいし、ＨｆまたはＰＬＺＴなどの高誘電体膜を用いるようにしてもよい。また、ゲート電極１４の材料は、例えば、多結晶シリコンを用いることができる。あるいは、ゲート電極１４の材料として、Ｔｉ、Ｗ、Ａｌなどの金属材料を選択するようにしてもよい。
【００１４】
そして、ゲート電極１４の側面には、オフセット絶縁膜１５、エッチストップ膜１６およびサイドウォール１７が順次形成されている。オフセット絶縁膜１５としては、例えば、シリコン酸化膜を用いることができる。また、オフセット絶縁膜１５の膜厚は、ＬＤＤ層１８形成後のＬＤＤ層１８の横方向への拡散分に対応させることができる。なお、オフセット絶縁膜１５は必ずしも形成される必要が無く、形成する素子の特性に応じて適宜変更することが可能である。また、エッチストップ膜１６およびサイドウォール１７の材料は互いに異なるように選択することができ、例えば、エッチストップ膜１６の材料としてシリコン酸化膜、サイドウォール１７の材料としてシリコン窒化膜を用いることができる。そして、エッチストップ膜１６は、サイドウォール１７をエッチングにて形成する際のストッパとして機能させることができる。
【００１５】
また、半導体基板１１には、オフセット絶縁膜１５、エッチストップ膜１６およびサイドウォール１７下に配置されるようにしてＬＤＤ層１８が形成されている。さらに、半導体基板１１には、サイドウォール１７の横に配置されるようにして高濃度不純物拡散層１９が形成されている。そして、ゲート電極１４および高濃度不純物拡散層１９の表層にはシリサイド層２０が形成されている。なお、シリサイド形成用の金属膜としては、例えば、Ｎｉ、Ｃｏ、Ｗ、Ｍｏなどを用いることができる。
【００１６】
一方、抵抗形成領域Ｒ２では、抵抗素子２４が半導体基板１１上に形成されている。なお、抵抗素子２４は、素子分離絶縁層１２上に配置することができる。また、抵抗素子２４の材料は、例えば、多結晶シリコンを用いることができる。そして、抵抗素子２４の側面にはオフセット絶縁膜１５が形成されている。そして、オフセット絶縁膜１５および抵抗素子２４が覆われるようにシリサイドブロック膜２５が半導体基板１１上に形成されている。なお、シリサイドブロック膜２５は、トランジスタ形成領域Ｒ１にシリサイド層２０が形成される時に、抵抗素子２４の表層がシリサイド化されるのを防止することができる。シリサイドブロック膜２５の材料としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、シリサイドブロック膜２５の側面にはエッチストップ膜１６およびサイドウォール１７が順次形成されている。
【００１７】
ここで、抵抗形成領域Ｒ２のサイドウォール１７下にシリサイドブロック膜２５を配置することにより、ゲート電極１４の側面にサイドウォール１７が形成される前にトランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去することができる。このため、サイドウォール１７にてゲート電極１４間の間隔が狭められることなく、ゲート電極１４間のシリサイドブロック膜２５を除去することができ、ゲート電極１４間の間隔が狭い場合においても、ゲート電極１４間のシリサイドブロック膜２５の抜け性を向上させることができる。この結果、ゲート電極１４間の高濃度不純物拡散層１９の表層にシリサイド層２０を安定して形成することができ、コンタクト抵抗または配線抵抗が高くなるのを抑制して、歩留まりを向上させることができる。
【００１８】
（第２実施形態）
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図２（ａ）において、半導体基板１１のトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２に素子分離絶縁層１２を形成する。
【００１９】
次に、図２（ｂ）に示すように、素子分離絶縁層１２で分離された半導体基板１１上にゲート絶縁膜１３を形成する。次に、ＣＶＤなどの方法を用いることにより、ゲート絶縁膜１３上に多結晶シリコン膜を成膜する。そして、フォトリソグラフィ技術およびエッチング技術を用いて多結晶シリコン膜をパターニングすることにより、ゲート絶縁膜１３上にゲート電極１４を形成するとともに、素子分離絶縁層１２上に抵抗素子２４を形成する。
【００２０】
次に、ゲート電極１４および抵抗素子２４の表面を熱酸化することにより、ゲート電極１４および抵抗素子２４の表面にオフセット絶縁膜１５を形成する。そして、オフセット絶縁膜１５の異方性エッチングを行うことにより、ゲート電極１４および抵抗素子２４の上面のオフセット絶縁膜１５を除去する。なお、オフセット絶縁膜１５は、ＣＶＤなどの方法にて形成するようにしてもよい。
【００２１】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法にてゲート電極１４および抵抗素子２４が覆われるように半導体基板１１上にシリサイドブロック膜２５を形成する。
【００２２】
次に、図２（ｄ）に示すように、フォトリソグラフィ技術を用いることにより、トランジスタ形成領域Ｒ１が露出されるようにして抵抗形成領域Ｒ２を覆うレジスト膜Ｒを半導体基板１１上に形成する。
【００２３】
次に、図３（ａ）に示すように、レジスト膜Ｒをマスクとしてシリサイドブロック膜２５をエッチングすることにより、トランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去する。そして、オフセット絶縁膜１５が側面に形成されたゲート電極１４をマスクとして半導体基板１１にイオン注入を行うことにより、半導体基板１１にＬＤＤ層１８を形成する。ここで、サイドウォール１７がゲート電極１４の側面に形成される前に、シリサイドブロック膜２５をエッチング除去することにより、ゲート電極１４間でのシリサイドブロック膜２５の抜け性を向上させることができ、ゲート電極１４間の間隔が狭い場合においても、ゲート電極１４間にシリサイドブロック膜２５が残るのを防止することができる。
【００２４】
次に、図３（ｂ）に示すように、ＣＶＤなどの方法にてゲート電極１４およびシリサイドブロック膜２５が覆われるように半導体基板１１上にエッチストップ膜１６および絶縁膜１７´を順次形成する。
【００２５】
次に、図３（ｃ）に示すように、エッチストップ膜１６をストッパとして絶縁膜１７´の異方性エッチングを行うことにより、オフセット絶縁膜１５およびエッチストップ膜１６を介してゲート電極１４の側面にサイドウォール１７を形成するとともに、オフセット絶縁膜１５、シリサイドブロック膜２５およびエッチストップ膜１６を介して抵抗素子２４の側面にサイドウォール１７を形成する。次に、エッチストップ膜１６のエッチングを行うことにより、半導体基板１１およびゲート電極１４の表面を露出させる。
【００２６】
次に、図３（ｄ）に示すように、サイドウォール１７が側面に形成されたゲート電極１４をマスクとして半導体基板１１にイオン注入を行うことにより、半導体基板１１に高濃度不純物拡散層１９を形成する。
【００２７】
次に、図１に示すように、スパッタや蒸着などの方法を用いることで、シリサイド形成用金属膜をトランジスタ形成領域Ｒ１および抵抗形成領域Ｒ２に形成する。そして、シリサイド形成用金属膜が形成された半導体基板１１の熱処理を行うことにより、シリサイド形成用金属膜をその下の半導体基板１１およびゲート電極１４と反応させ、ゲート電極１４および高濃度不純物拡散層１９の上層にシリサイド層２０を形成する。そして、未反応のシリサイド形成用金属膜を半導体基板１１上から除去する。
【００２８】
なお、図２（ｄ）の工程でトランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去することなく、シリサイドブロック膜２５を介してゲート電極１４の側面にサイドウォール１７を形成する方法も考えられる。ただし、この場合には、シリサイドブロック膜２５がゲート電極１４の側面に残る分だけゲート電極１４間の間隔が狭くなり、トランジスタ形成領域Ｒ１のシリサイドブロック膜２５を除去する方法に比べて絶縁膜１７´の抜け正が低下する。
【符号の説明】
【００２９】
１１ 半導体基板、１２ 素子分離絶縁層、１３ ゲート絶縁膜、１４ ゲート電極、１５ オフセット絶縁膜、１６ エッチストップ膜、１７ サイドウォール、１７´ 絶縁膜、１８ ＬＤＤ層、１９ 高濃度不純物拡散層、２０ シリサイド層、２４ 抵抗素子、２５ シリサイドブロック膜
【特許請求の範囲】
【請求項１】
半導体基板上に形成された抵抗素子と、
前記抵抗素子を覆うシリサイドブロック膜と、
前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されたサイドウォールとを備えることを特徴とする半導体装置。
【請求項２】
前記シリサイドブロック膜と前記サイドウォールの間に形成されたエッチストップ膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成された抵抗素子と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記抵抗素子を覆うシリサイドブロック膜と、
前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されるとともに、前記シリサイドブロック膜を介することなく前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極を両側に配置されるようにして前記半導体基板に形成された不純物拡散層と、
前記不純物拡散層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項４】
前記シリサイドブロック膜と前記サイドウォールの間に形成されたエッチストップ膜をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に形成された抵抗素子と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記抵抗素子の側面にＮ（Ｎは２以上の整数）層分だけ形成された第１の絶縁膜と、
前記ゲート電極の側面にＭ（ＭはＮより小さな整数）層分だけ形成された第２の絶縁膜とを備えることを特徴とする半導体装置。
【請求項６】
抵抗素子およびゲート電極を半導体基板上に形成する工程と、
前記抵抗素子および前記ゲート電極を覆うシリサイドブロック膜を前記半導体基板上に形成する工程と、
前記シリサイドブロック膜にて前記抵抗素子が覆われたまま、前記ゲート電極を覆うシリサイドブロック膜を除去する工程と、
前記シリサイドブロック膜および前記ゲート電極を覆う絶縁膜を前記半導体基板上に形成する工程と、
前記絶縁膜の異方性エッチングを行うことで、前記抵抗素子を覆う前記シリサイドブロック膜の側面および前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールおよび前記ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記ゲート電極を両側に配置された不純物拡散層を前記半導体基板に形成する工程と、
前記不純物拡散層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１】
半導体基板上に形成された抵抗素子と、
前記抵抗素子を覆うシリサイドブロック膜と、
前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されたサイドウォールとを備えることを特徴とする半導体装置。
【請求項２】
前記シリサイドブロック膜と前記サイドウォールの間に形成されたエッチストップ膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成された抵抗素子と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記抵抗素子を覆うシリサイドブロック膜と、
前記シリサイドブロック膜を介して前記抵抗素子の側面に形成されるとともに、前記シリサイドブロック膜を介することなく前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極を両側に配置されるようにして前記半導体基板に形成された不純物拡散層と、
前記不純物拡散層の表層に形成されたシリサイド層とを備えることを特徴とする半導体装置。
【請求項４】
前記シリサイドブロック膜と前記サイドウォールの間に形成されたエッチストップ膜をさらに備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
半導体基板上に形成された抵抗素子と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記抵抗素子の側面にＮ（Ｎは２以上の整数）層分だけ形成された第１の絶縁膜と、
前記ゲート電極の側面にＭ（ＭはＮより小さな整数）層分だけ形成された第２の絶縁膜とを備えることを特徴とする半導体装置。
【請求項６】
抵抗素子およびゲート電極を半導体基板上に形成する工程と、
前記抵抗素子および前記ゲート電極を覆うシリサイドブロック膜を前記半導体基板上に形成する工程と、
前記シリサイドブロック膜にて前記抵抗素子が覆われたまま、前記ゲート電極を覆うシリサイドブロック膜を除去する工程と、
前記シリサイドブロック膜および前記ゲート電極を覆う絶縁膜を前記半導体基板上に形成する工程と、
前記絶縁膜の異方性エッチングを行うことで、前記抵抗素子を覆う前記シリサイドブロック膜の側面および前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールおよび前記ゲート電極をマスクとして前記半導体基板にイオン注入を行うことにより、前記ゲート電極を両側に配置された不純物拡散層を前記半導体基板に形成する工程と、
前記不純物拡散層をシリサイド化する工程とを備えることを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１１−１５９８４２（Ｐ２０１１−１５９８４２Ａ）
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願番号】特願２０１０−２０９０１（Ｐ２０１０−２０９０１）
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年８月１８日（２０１１．８．１８）
【国際特許分類】
【出願日】平成２２年２月２日（２０１０．２．２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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