【課題】ゲートリセスの深さの制御を安定的に行なえるようにして、ノーマリオフ動作のデバイスを安定的に作製できるようにする。
【解決手段】半導体装置を、基板１の上方に設けられたＧａＮ電子走行層２と、ＧａＮ電子走行層２上に設けられた第１ＡｌＧａＮ電子供給層３と、第１ＡｌＧａＮ電子供給層３上に設けられたＡｌＮ電子供給層４と、ＡｌＮ電子供給層４上に設けられた第２ＡｌＧａＮ電子供給層５と、第２ＡｌＧａＮ電子供給層５及びＡｌＮ電子供給層４に設けられたゲートリセス９と、ゲートリセス９に設けられたゲート電極１２とを備えるものとする。 （もっと読む）

【課題】トレンチゲート型パワーＭＯＳＦＥＴのゲート電極の微細化に伴って、トレンチ底部の曲率が大きくなり、その部分に電界が集中し、ゲート酸化膜（絶縁膜）の劣化が起きる。このゲート絶縁膜の劣化は、Ｎチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが負である場合に起こりやすく、Ｐチャネル型パワーＭＯＳＦＥＴの場合、ゲート側バイアスが正である場合に起こりやすい。
【解決手段】本願発明は、絶縁ゲート型パワー系トランジスタ等をチップ内に具備する半導体装置であって、ゲート保護素子は双方向ツェナーダイオードを具備し、前記双方向ツェナーダイオードは、そのゲート側がマイナスバイアスされたときの耐圧と、そのゲート側がプラスバイアスされたときの耐圧とは相互に異なるように、複数の濃度の異なるＰ型不純物領域（またはＰ型不純物領域）を有する。 （もっと読む）

【課題】第１インダクタと第２インダクタを構成する金属材料のマイグレーションに起因して第１インダクタと第２インダクタの絶縁が確保できなくなることを、抑制する。
【解決手段】半導体チップ１００は配線基板２００の第１面上に実装されており、多層配線層を有している。第１インダクタ１１２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は多層配線層に形成されており、巻き軸方向が配線基板２００と水平方向を向いている。第２インダクタ１２２は第１インダクタ１１２に対向している。封止樹脂４００は、配線基板２００の少なくとも第１面と、半導体チップ１００とを封止している。溝５００は、封止樹脂４００と多層配線層の界面のうち、少なくとも第１インダクタ１１２と第２インダクタ１２２の間に位置している部分の全域に形成されている。 （もっと読む）

【課題】トランジスタが有するしきい値相当分の電圧／電流のロスを低減し、プロセスの簡略化、及び回路構成の簡素化を目的とした整流特性を有する半導体装置（ＲＦＩＤ）を提供する。
【解決手段】無線によりデータの交信が可能な半導体装置（ＲＦＩＤ）を構成する素子に整流回路を設ける。整流回路において、電波を受信するアンテナと整流回路のトランジスタのゲートとドレイン端子との間に、コイルを重ねて配置することで、電波を受信するアンテナとコイルの結合を利用して、ダイオード単体と比較しダイオードとコイルが出力する電圧を大きくし、整流効率を向上させる。 （もっと読む）

【課題】より低コストで、より信頼性の高いＭＩＭキャパシタを有する、より信頼性の高い半導体装置、およびその製造方法を提供する。
【解決手段】本製造方法は、半導体基板ＳＵＢを準備する工程と、半導体基板ＳＵＢの一方の主表面上に、アルミニウム層ＡＣ１を有する第１の金属電極ＬＥＬ１と、第１の金属電極ＬＥＬ１上の誘電体層ＤＥＣと、誘電体層ＤＥＣ上の第２の金属電極ＵＥＬとを形成する工程とを備える。第１の金属電極ＬＥＬ１を形成する工程においては、表面がＲｍａｘ＜８０ｎｍ、Ｒｍｓ＜１０ｎｍ、Ｒａ＜９ｎｍの関係を満たすように、アルミニウム層ＡＣ１が形成される。第１の金属電極ＬＥＬ１を形成する工程には、少なくとも１層の第１のバリア層Ｔ１を形成する工程と、第１のバリア層Ｔ１上に、アルミニウム層ＡＣ１を形成する工程と、アルミニウム層ＡＣ１を構成する結晶を再結晶化する工程とを含んでいる。 （もっと読む）

【課題】Ｊ−ＦＥＴを増幅回路装置として採用する場合に、意図しない低周波信号の入力を防止し、規格値を超過するドレイン電流が発することを回避する。
【解決手段】Ｊ−ＦＥＴ１の封止部材内で、ゲートと直列に容量を付加し、当該容量とＪ−ＦＥＴのゲート−ソース間に接続される抵抗とによってハイパスフィルタ５を構成する。ハイパスフィルタ５の遮断周波数を２０Ｈｚ未満に設定することで、音声信号を低下させることなく、可聴周波数帯の下限より低い周波数を遮断できる。ｎ型半導体基板上にバックゲート領域となるｐ型半導体層を設けてｐｎ接合を形成し、この接合容量をハイパスフィルタ５の容量とする。 （もっと読む）

【課題】薄膜キャパシタにおける諸特性低下の原因となるヒロックを抑制し、リーク電流特性及び絶縁耐圧特性に優れた薄膜キャパシタを製造する。
【解決手段】下部電極を形成した後、３００℃よりも高い温度のアニール処理を行わずに薄膜形成前駆体溶液を下部電極上に塗布し、乾燥は室温〜４５０℃の範囲内の所定の温度で行い、焼成は乾燥温度よりも高い４５０〜８００℃の範囲内の所定の温度で行い、塗布から焼成までの工程は塗布から焼成までの工程を１回又は２回以上行うか或いは塗布から乾燥までの工程を２回以上行った後、焼成を１回行い、初回の焼成後に形成される誘電体薄膜の厚さは２０〜６００ｎｍにする。下部電極の厚さと初回の焼成後に形成される誘電体薄膜の厚さの比（下部電極の厚さ／誘電体薄膜の厚さ）は０．１０〜１５．０の範囲とするのが好ましい。 （もっと読む）

【課題】エッチング装置の経時変化や状態変化等によらずトレンチの深さのばらつきを低減することができる半導体装置の製造方法を得る。
【解決手段】まず、所望の深さよりも浅い深さを持つトレンチ１６をＳｉ基板１０の主面に形成する。次に、トレンチ１６の深さを測定する。トレンチ１６の底面からＳｉ基板１０に酸素イオン１８を注入する。この際に、測定したトレンチ１６の深さと所望の深さの差に基づいて酸素イオン１８の注入エネルギーを調整して、Ｓｉ基板１０の所望の深さに酸素イオン１８が注入されるようにする。次に、熱処理を行って酸素イオン１８を注入した位置にＳｉＯ_２膜２２を形成する。次に、ＳｉＯ_２膜２２をエッチングストッパとして用いて、トレンチ１６の底面からＳｉ基板１０を更にエッチングしてトレンチ２４を形成する。その後、ＳｉＯ_２膜２２を除去する。 （もっと読む）

【課題】不良箇所を容易に特定し得る半導体装置及びその形成方法並びにその設計方法を提供する。
【解決手段】配線パターン３２ａと、ダミーパターン３２ｂと、一方の端部が配線パターンに電気的に接続され、他方の端部がダミーパターンに電気的に接続されたヒューズ３２ｃとを有している。 （もっと読む）

【課題】半導体装置の製造方法において、半導体装置の小型化を図ること。
【解決手段】第１の領域IにフラッシュメモリセルFLを形成する工程と、第２の領域IIにキャパシタQの第１の電極１１ａを形成する工程と、第２の絶縁膜１４として第１の酸化シリコン膜１４ａ、窒化シリコン膜１４ｂ、及び第２の酸化シリコン膜１４ｃをこの順に形成する工程と、第１の電極１１ａの一部領域CRにおける窒化シリコン膜１４ｂと第２の酸化シリコン膜１４ｃとを除去する工程と、第３の領域III_Hにおける第１の絶縁膜１０と第２の絶縁膜１４とをウエットエッチングする工程と、キャパシタQの第２の電極３０ａを形成する工程と、一部領域CRにおける第１の酸化シリコン膜１４ａをエッチングして除去する工程とを有する半導体装置の製造方法による。 （もっと読む）

【課題】多層配線層の層間における剥離の有無を簡便な手法で検出できるようにする。
【解決手段】第１電極４１２は多層配線層２０に形成されている。第２電極４２２は、絶縁膜２２の一部を介して第１電極４１２と対向している。第１電極パッド４３０は第１電極４１２に接続している。第２電極パッド４３２は第２電極４２２に接続している。そして少なくとも２層以上の絶縁膜２２のそれぞれが、第１電極４１２及び第２電極４２２に挟まれている。そして第１電極４１２及び第２電極４２２により、センサ４０の少なくとも一部が形成されている。センサ４０は、多層配線層２０の層間における剥離の有無を検出するために用いられる。 （もっと読む）

【課題】小さいサイズでラッチアップの発生を防止できる半導体装置を提供する。
【解決手段】第１導電型の半導体基板１と、前記半導体基板内に形成された第１導電型の第１ウェル領域４と、前記半導体基板内に形成され、第１ウェル領域と隣り合う領域に配置された第２導電型のエピタキシャル領域２と、前記エピタキシャル領域内下方の領域に形成され、前記エピタキシャル領域よりも不純物濃度が高い第２導電型の埋め込み領域６と、第１ウェル領域と前記エピタキシャル領域及び前記埋め込み領域との境界に形成されたトレンチ８と、第１ウェル領域上に形成され、第２導電型のソース及びドレイン領域を有する第１半導体素子と、前記エピタキシャル領域上に形成され、第１導電型のソース及びドレイン領域を有する第２半導体素子と、を備える。 （もっと読む）

【課題】撮像画像の画像品質、装置の小型化、装置の信頼性、製造効率などの各特性について向上させる。
【解決手段】複数の転送電極３１が間を隔てて垂直方向ｙに並ぶように単一の導電材料層３１３を加工して形成する。また、第１キャパシタ電極Ｃ１１および第２キャパシタ電極Ｃ２１について、転送電極３１へ加工される導電材料層３１３から形成する。 （もっと読む）

【課題】電力変換効率の向上を実現するＤＣＤＣコンバータの提供を目的の一とする。
【解決手段】出力電力を制御するためのスイッチング素子として機能するトランジスタが、通常のゲート電極に加えて、閾値電圧を制御するためのバックゲート電極を備える。そして、ＤＣＤＣコンバータから出力される出力電力の大きさに従って、バックゲート電極に与える電位の高さを制御するための、バックゲート制御回路を備える。バックゲート制御回路により、バックゲート電極に与える電位を制御することで、出力電力が大きい場合にはオン抵抗が下がるように閾値電圧を調整し、出力電力が小さい場合にはオフ電流が下がるように閾値電圧を調整することができる。さらに、スイッチング素子として機能するトランジスタが、オフ電流の極めて小さい絶縁ゲート電界効果型トランジスタである。 （もっと読む）

【課題】工程を追加せずに、アライメントマークの形成領域におけるゲート電極膜の残渣を低減する。
【解決手段】半導体装置の製造方法は、アライメントマーク１０を有する第１領域Ｒ１と、抵抗体４０が形成される第２領域Ｒ２と、ゲート電極１５が形成される第３領域Ｒ３と、を主面１ａに有する基板の主面１ａ上に、金属材料を含有するゲート電極膜１１を形成する工程を有する。更に、第１及び第２領域Ｒ１、Ｒ２のゲート電極膜１１を等方性エッチングにより除去する工程を有する。更に、ゲート電極膜１１を除去した第２領域Ｒ２と、第３領域Ｒ３と、に導電膜（ポリシリコン膜１３）を成膜する工程を有する。更に、導電膜を成膜する工程の後に、基板の主面１ａ上にフォトレジスト膜を形成し、アライメントマーク１０をアライメントに用いて所定のパターンをフォトレジスト膜に転写する工程を有する。 （もっと読む）

【課題】基板上に耐圧が異なる容量素子を共通の工程で形成する際に、基板上に残渣を残さないようにする。
【解決手段】基板１０の上に半導体不純物がドープされた第１ポリシリコン層４０を形成し、第１ポリシリコン層４０の上にＣＶＤ法により第１酸化膜４１を層状に堆積する（図２（ａ））。これにより、１回目の酸化で第１酸化膜４１を第１ポリシリコン層４０の粒界部に入り込ませないようにする。そして、第１酸化膜４１を第１ボトム膜２４にパターニングした後（図２（ｂ））、第１ポリシリコン層４０の上に第２酸化膜４２を形成する（図２（ｃ））。２回目の酸化は短時間で終わるので、第１ポリシリコン層４０の増速酸化が進行する前に第２酸化膜４２の形成が完了する。このため、第１ポリシリコン層４０をエッチングする際に第２酸化膜４２の一部がマスクとならないようにすることができる。 （もっと読む）

【課題】電圧降下が小さい整流素子を得ること、及び、コンバータ回路の作製コストを抑制することを課題とする。
【解決手段】光電変換素子と、当該光電変換素子の出力を昇圧又は降圧し、スイッチング素子及び整流素子を有するコンバータ回路と、を有する光電変換装置において、当該スイッチング素子として、ノーマリオフの第１の酸化物半導体トランジスタと、当該整流素子として、ダイオード接続されたノーマリオンの第２の酸化物半導体トランジスタとを有する光電変換装置に関する。 （もっと読む）

【課題】デカップリング容量及びガードリング等のノイズを低減する構造物を設けるための専用配置領域を必要としない半導体集積回路装置を提供する。
【解決手段】Ｐ⁻型シリコンからなる支持基板２を設け、この支持基板２上にＰ^＋型シリコン層３を設け、その上にＮ^＋型シリコン層４及びＰ^＋型シリコン層１２を相互に同層に設ける。Ｐ^＋型シリコン層３及びＮ^＋型シリコン層４の不純物濃度は支持基板２の不純物濃度よりも高くする。また、Ｎ^＋型シリコン層４及びＰ^＋型シリコン層１２上の全面に、埋込酸化膜５及びＳＯＩ層６を設ける。そして、Ｐ^＋型シリコン層３を接地電位配線ＧＮＤに接続し、Ｎ^＋型シリコン層４を電源電位配線ＶＤＤに接続する。これにより、Ｐ^＋型シリコン層３とＮ^＋型シリコン層４との間に、電源に並列に接続されたデカップリング容量Ｃ１が形成される。 （もっと読む）

【課題】半導体素子のビア構造物及び導電構造物を提供する。
【解決手段】前記ビア構造物は、平坦部及び突出部を含む表面を有する。前記導電構造物は前記平坦部のうち、少なくとも一部上に形成され、前記突出部のうち、少なくとも一部上には形成されない。例えば、前記導電構造物は前記平坦部上のみに形成されて前記突出部上には全く形成されない。これによって、前記導電構造物と前記ビア構造物との間に高品質の接続を形成することができる。 （もっと読む）

【課題】フューズ開口部に起因する水分の浸入における長期信頼性の劣化を防止する半導体装置を提供する。
【解決手段】半導体基板上にフィールド酸化膜を介して抵抗体を設け、抵抗体上に第一の金属配線を設け、第一の金属配線上に吸湿性膜を含む平坦性の良い金属間層間膜を形成する。抵抗体のトリミング用フューズは吸湿性膜を含む金属間層間膜の上に形成することで吸湿性膜の露出を防止する。 （もっと読む）