【課題】信頼性を低下することなく、高集積化が可能な半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、薄膜抵抗体と配線層とが、接続層とビアホールに埋設されたタングステンプラグとを介して電気的に接続されてなる半導体装置の製造方法である。従来、接続層は、バリアメタル層を介して薄膜抵抗体と接続された構成である。この接続層としてアルミニウムを用いたものでは、接続層とタングステンプラグとの線膨張係数の差異に起因してストレスマイグレーションにより、接続層にボイドが発生する懸念があった。本発明では、接続層を除去する工程を実施し、タングステンプラグをバリアメタル層と直接接続する。これにより、タングステンプラグは、アルミニウムよりなる接続層を介することなく、薄膜抵抗体と電気的に接続される。したがって、接続層におけるボイドの発生を抑制し、半導体装置の接続信頼性を向上することができる。 （もっと読む）

【課題】 相互接続ラインを形成するための新規な方法を提供する。
【解決手段】 細線相互接続部（６０）は基体（１０）の表面内又はその上に形成された半導体回路（４２）の上に位置する第１の誘電体層（１２）内に設けられる。パシベーション層（１８）は誘電体層の上に付着され、第２の厚い誘電体層（２０）はパシベーション層の表面上に形成される。厚くて幅広い相互接続ラインは第２の厚い誘電体層内に形成される。第１の誘電体層はまた、基体の表面上に付着されたパシベーション層の表面上に幅広くて厚い相互接続ネットワークを形成するように、省略することができる。 （もっと読む）

【課題】シリコン内にダイオード構造を位置させた半導体製造方法を提供する。
【解決手段】トレンチポリシリコンダイオードを製造する方法は、Ｎ＋（Ｐ＋）型基板上にＮ−（Ｐ−）型エピタキシャル領域を形成すること、エピタキシャル領域内にトレンチを形成すること、さらに、前記トレンチ内に絶縁層を形成し、前記トレンチをポリシリコンで充填する。さらに、Ｐ＋（Ｎ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＰ＋（Ｎ＋）型領域を、Ｎ＋（Ｐ＋）型ドーパントをインプラントして、前記トレンチ内に前記ポリシリコンのＮ＋（Ｐ＋）型領域を形成しトレンチ内にポリシリコンダイオードを形成することを含み、ダイオードの一部は、トレンチの上面より低い。 （もっと読む）

【課題】素子特性を悪化させず、アクティブ領域を終端領域に対して、簡単な方法により電気的に独立させることができ、さらには素子サイズの小型化を図ることができる半導体装置およびその製造方法を提供すること。
【解決手段】エピタキシャル層２３のアクティブ領域１２と終端領域１１との間に、エピタキシャル層２３の表面２４を形成するように、当該表面２４に沿って全体にわたって形成されたチャネル層２６を、ゲートトレンチ２８の深さＤ_１と同じ深さＤ_２を有するアイソレーショントレンチ３９で分断する。互いに同じ深さのゲートトレンチ２８およびアイソレーショントレンチ３９は、同一のエッチング工程で形成される。 （もっと読む）

【課題】消費電力の増加を招くことなくオフの状態を実現することのできる半導体装置を
提供する。
【解決手段】ゲートに電圧が印加されていない状態でオン状態であるパワー素子と、パワ
ー素子のゲートに第１の電圧を印加するためのスイッチング用の電界効果トランジスタと
、パワー素子のゲートに第１の電圧より低い電圧を印加するためのスイッチング用の電界
効果トランジスタと、を有し、上記スイッチング用の電界効果トランジスタはオフ電流が
小さい半導体装置である。 （もっと読む）

【課題】改良されたＥＳＤ保護デバイスおよび該動作方法が、必要とされる。
【解決手段】集積回路ＥＳＤ保護回路２７０は、ゲートダイオード２７１および出力バッファＭＯＳＦＥＴ２７２を含有する組合せデバイスとともに形成される。第１導電性タイプのボディタイフィンガ３０７は、基板３０１、３０２に形成され、複数のダイオードポリフィンガ２３１、２３２を用いて第２導電性タイプ３１０のドレイン領域から分離される。複数のダイオードポリフィンガ２３１、２３２は、出力バッファＭＯＳＦＥＴ２７２を形成する複数のポリゲートフィンガ２０４、２０５と交互配置される。 （もっと読む）

【課題】回路誤動作を防止できる半導体装置を提供する。
【解決手段】低電位基準回路部ＬＶおよび高電位基準回路部ＨＶを構成する絶縁分離された半導体素子の外周に、ｎ型ガードリング４２ｃ等を形成する。また、活性層２ｃにて構成されるｎ^-型層４２ａ等の中にｐ型ウェル４２ｄ等を形成し、このｐ型ウェル４２ｄ内に半導体素子を形成する。また、外部電源６１に接続されるラインを電源供給ラインとガードリング端子固定ラインとを分岐し、電源供給ラインの電流が流れないガードリング端子固定ラインに抵抗６３を備えることで、バイパスコンデンサ６４をディスクリート部品としなくても良い回路構成とする。 （もっと読む）

【課題】低電圧で動作するＭＩＳトランジスタと高電圧で動作するＭＩＳトランジスタや抵抗素子等の素子とを混載した半導体装置において、不純物の導入による素子の特性のばらつきを抑える。
【解決手段】半導体装置は、第１のゲート絶縁膜４ａと、第１のゲート電極６ａと、第１のゲート電極６ａの両側方に形成された第１のＬＤＤ領域７ａと、第１のＬＤＤ領域７ａの外側に位置する第１のソース／ドレイン領域１３ａとを有する第１のトランジスタ３０を備える。第１のトランジスタ３０は、第１のゲート電極６ａの上面上及び側面上から第１のＬＤＤ領域７ａの少なくとも一方上に亘って設けられた絶縁膜を有しており、前記絶縁膜のうち前記第１のゲート電極の側面上に設けられた部分の膜厚は、前記絶縁膜のうち前記第１のＬＤＤ領域の少なくとも一方上で最も薄い部分の膜厚よりも大きい。 （もっと読む）

【課題】堆積界面のない誘電体膜を有するＭＩＭキャパシタとその製造方法、並びにそのようなＭＩＭキャパシタを備えた半導体装置を提供する。
【解決手段】ＭＩＭキャパシタは、半導体基板と、該半導体基板の上方に形成された下部電極１６と、該下部電極の上に形成された誘電体膜１８と、該誘電体膜の上に該下部電極と重なるように形成された上部電極２０と、を備える。そして、該下部電極の上面と側面は、該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第１曲面で、角部が形成されないように接続され、該下部電極は、該下部電極の側面に該下部電極の中央部分の厚さよりも大きい曲率半径を持つ第２曲面を形成することにより、該下部電極の外周に向かうほど薄く形成されている。 （もっと読む）

【課題】スループットを低下させずに異なるメモリセルの誘電体膜とキャパシタの誘電体膜を同時に形成するための半導体装置の製造方法を提供する。
【解決手段】第１酸化膜１８、窒化膜１９、第２酸化膜２０を順に形成した第１の誘電体膜を第１の半導体膜１６上に形成する工程と、第１領域Ｉ内の第１の誘電体膜２１をエッチングする工程と、第１領域Ｉの半導体基板１の表面に第３酸化膜２５を形成する工程と、第１領域ＶＩ及び第２領域IIIに開口部２８ａ、２８ｂを有し、さらに第３領域II内の第１の誘電体膜２１を覆う形状を有するマスク２８を半導体基板１の上方に形成する工程と、マスク２８の開口部２８ａ、２８ｂを通して、第１領域ＶＩ内の前記第３酸化膜２５と前記第２領域III内の第１の誘電体膜２１の第２酸化膜２０を同時にエッチングする工程を含む。 （もっと読む）

【課題】信頼性の高いトリミング回路を提供する。書き換え可能なトリミング回路を提供する。信頼性の高いトリミング回路の駆動方法を提供する。書き換え可能なトリミング回路の駆動方法を提供する。
【解決手段】オフリーク電流が極めて小さいトランジスタのソース電極またはドレイン電極に接続された記憶ノードと、該記憶ノードにゲート電極が接続されたトランジスタを用いてトリミング回路を構成する。また、該オフリーク電流が極めて小さいトランジスタを用いて、該記憶ノードにゲート電極が接続されたトランジスタのソース電極とドレイン電極に対して並列に接続された素子または回路のトリミング状態を制御する。 （もっと読む）

【課題】半導体集積回路における消費電力を低減する。また、半導体集積回路における動作の遅延を低減する。
【解決手段】記憶回路が有する複数の順序回路のそれぞれにおいて、酸化物半導体によってチャネル形成領域が構成されるトランジスタと、該トランジスタがオフ状態となることによって一方の電極が電気的に接続されたノードが浮遊状態となる容量素子とを設ける。なお、酸化物半導体によってトランジスタのチャネル形成領域が構成されることで、オフ電流（リーク電流）が極めて低いトランジスタを実現することができる。そのため、記憶回路に対して電源電圧が供給されない期間において当該トランジスタをオフ状態とすることで、当該期間における容量素子の一方の電極が電気的に接続されたノードの電位を一定又はほぼ一定に保持することが可能である。その結果、上述した課題を解決することが可能である。 （もっと読む）

【課題】半導体装置において、少なくとも容量素子とトランジスタとを有する回路要素が占める面積を小さくする。
【解決手段】第１のトランジスタと第２のトランジスタと容量素子とを有する半導体装置において、第２のトランジスタよりも上方に第１のトランジスタ及び容量素子を配置する。そして、第１のトランジスタのソース又はドレインの一方と、容量素子の一方の電極とを兼ねる共通電極を設ける。さらに、容量素子の他方の電極を共通電極よりも上方に配置する。 （もっと読む）

【課題】プログラマブルなアナログデバイスを提供する。また、電源電位の供給が遮断されたときでもデータの保持が可能で、且つ、低消費電力化が可能なアナログデバイスを提供する。
【解決手段】アナログ素子を含むユニットセルにおいて、ユニットセルのスイッチとして、第１乃至第４のトランジスタを用い、第１のトランジスタと第２のトランジスタとが接続された第１のノード、及び、第３のトランジスタと第４のトランジスタが接続された第２のノードの電位を制御することで、ユニットセルの出力を導通状態、非導通状態、又はアナログ素子を介した導通状態のいずれかに切り替える半導体装置を提供する。 （もっと読む）

【課題】チップ面積の増加を抑えつつ、金属等からなるゲート電極を有するＭＩＳトランジスタと、抵抗体とを同一基板上に不具合なく形成する。
【解決手段】半導体装置は、半導体基板１上にそれぞれ設けられたＭＩＳトランジスタと抵抗素子とを備える。ＭＩＳトランジスタは、活性領域１ａと、活性領域１ａ上に設けられたゲート絶縁膜１８と、ゲート絶縁膜１８上に設けられたゲート電極１９とを有する。抵抗素子４０は、素子分離領域２上に設けられた抵抗体１０を有しており、ゲート電極１９の少なくとも一部は、抵抗体１０よりも小さな抵抗率を有しており、活性領域１ａ上においてはゲート電極１９の上面を覆っておらず、抵抗体１０の上面を覆っている層間絶縁膜１６がさらに設けられる。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路の提供する。
【解決手段】入力された信号の位相を反転させて出力する論理素子を２つ（第１の位相反転素子及び第２の位相反転素子）と、第１の選択トランジスタと、第２の選択トランジスタと、を有する記憶素子であって、酸化物半導体層にチャネルが形成されるトランジスタと容量素子との組を２つ（第１のトランジスタと第１の容量素子との組、及び第２のトランジスタと第２の容量素子との組）有する。そして、信号処理回路が有する記憶装置に上記記憶素子を用いる。例えば、信号処理回路が有するレジスタ、キャッシュメモリ等の記憶装置に上記記憶素子を用いる。 （もっと読む）

【課題】新たなロジックインメモリ構造を提供する。また、より消費電力の低い信号処理回路を提供する。また、より消費電力の低い電子機器を提供する。
【解決手段】オフ電流の低いトランジスタを用いて記憶素子を構成することで、記憶機能と演算機能を組み合わせた回路を提供する。オフ電流の低いトランジスタを用いることで、オフ電流の低いトランジスタのソースまたはドレインの一方と、他のトランジスタのゲートとの間などに電荷を保持することができる。そのため、オフ電流の低いトランジスタのソース又はドレインの一方と、他のトランジスタのゲートと、の間のノード等を記憶素子として用いることができる。また、加算器の動作に伴うリーク電流を著しく低減することができる。これにより、消費電力の低い信号処理回路を構築することが可能である。 （もっと読む）

【課題】 従来のＰＤ製造プロセスと同じ工程で大受光径ＰＤの帯域を拡大して、光受信部の高速化を図る。
【解決手段】 受光デバイスは、半導体基板の上方に形成された第１導電型の第１半導体層、前記第１半導体層上の光吸収層、および前記光吸収層上の第２導電型の第２半導体層の積層構造を有する光検出素子と、前記半導体基板の上方で、前記光検出素子に接続されるインダクタと、前記光検出素子で生成された電流を前記インダクタを介して取り出す出力電極と、前記光検出素子にバイアス電極を印加するバイアス印加用電極と、前記インタダクタの金属配線と交差して、前記光検出素子と、前記出力電極又は前記バイアス印加用電極との間を電気的に接続する交差配線と、を含む。 （もっと読む）

【課題】メタルゲート電極とポリシリコン抵抗素子とを同じ半導体基板に混載するとともに、半導体装置の設計の自由度を向上し、また、半導体装置の小型化を図る。
【解決手段】半導体基板１の主面上にゲート絶縁膜を介してＭＩＳＦＥＴ用のメタルゲート電極が形成され、また、半導体基板１の主面上に積層パターンＬＰを介してポリシリコン抵抗素子用のシリコン膜パターンＳＰが形成されている。メタルゲート電極は金属膜とその上のシリコン膜とを有し、積層パターンＬＰは絶縁膜３ａとその上の金属膜４ａとその上の絶縁膜５ａとを有し、絶縁膜３ａは、前記ゲート絶縁膜と同層の絶縁膜により形成され、金属膜４ａはメタルゲート電極の金属膜と同層の金属膜により形成され、シリコン膜パターンＳＰは、メタルゲート電極のシリコン膜と同層のシリコン膜により形成されている。シリコン膜パターンＳＰは、平面視で絶縁膜５ａに内包されている。 （もっと読む）

【課題】装置面積を増大させることなく、保護素子を有する半導体装置を提供する。
【解決手段】Ｐ型のIII族窒化物半導体からなる第１Ｐ型層２００と、第１Ｐ型層２００の一部上には、ゲート絶縁膜４２０およびゲート電極４４０とが設けられている。第１Ｐ型層２００内のうち、ゲート電極４４０の両脇には、Ｎ型のソース領域３４０およびドレイン領域３２０が設けられている。また、第１Ｐ型層２００の下には、Ｎ型のIII族窒化物半導体からなる第１Ｎ型層１００が設けられている。基板内には、Ｎ型のIII族窒化物半導体とオーミック接続する材料からなるオーミック接続部（たとえばＮ型ＧａＮ層５２０）が、ソース領域３４０および第１Ｎ型層１００と接するように設けられている。また、ドレイン電極６００は、ドレイン領域３２０および第１Ｐ型層２００と接するように設けられている。 （もっと読む）