ストレインド・シリコン電圧制御発振器（ＶＣＯ）は、ストレインド・シリコン層を有する第１Ｐチャネル金属酸化膜半導体（ＰＭＯＳ）装置を含み、ストレインド・シリコン層を有する第２ＰＭＯＳ装置に結合される。
（もっと読む）

電界効果型装置はキャパシタのプレートをそれぞれ形成する複数のセグメントを有する少なくとも１つのセグメント化されたフィールド・プレートを含んでおり、選択されたセグメントを動的に接続してゲート−ドレイン間容量及びドレイン−ソース間容量を選択的に設定する電子素子に電界効果型装置が接続されている。トランスデューサを送信モードスイッチング装置と、受信モードスイッチング装置との間でスイッチングするスイッチング装置に結合されたトランスデューサを超音波装置が含んでおり、このスイッチング装置は電界効果型装置を含んでいる。
（もっと読む）

【課題】 高性能デバイスの金属置換ゲートのための構造および形成方法を提供する。
【解決手段】 まず、半導体基板（２４０）上に設けたエッチ・ストップ層（２５０）上に、犠牲ゲート構造（２６０）を形成する。犠牲ゲート構造（３００）の側壁上に、１対のスペーサ（４００）を設ける。次いで、犠牲ゲート構造（３００）を除去して、開口（６００）を形成する。続けて、スペーサ（４００）間の開口（６００）内に、タングステン等の金属の第１の層（７００）、窒化チタン等の拡散バリア層（８００）、およびタングステン等の金属の第２の層（９００）を含む金属ゲート（１０００）を形成する。 （もっと読む）

ｎ型電界効果トランジスタおよびｐ型電界効果トランジスタとを含む半導体装置であって、ｎ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１００｝面であり、ｐ型電界効果トランジスタを構成する突起状半導体領域の結晶方位は、その基板と平行な面が実質上｛１００｝面であり、その側面が実質上前記｛１００｝面と直交する｛１１０｝面である、という条件を満足する半導体装置とする。 （もっと読む）

ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造に、低欠陥かつ低コストで移動度を向上した半導体装置を提供する。ＭＩＳＦＥＴの高性能化を実現する高移動度歪みシリコン構造として、空洞を有するシリコン基板上に、格子緩和シリコン・ゲルマニウム膜／濃度傾斜シリコン・ゲルマニウム膜を形成し、さらにその上に歪みシリコン膜を形成する。これにより、空洞近傍の格子の束縛が緩み、自由度が増すことにより、シリコン・ゲルマニウム膜の薄膜化が実現できるため、低欠陥かつ低コストで移動度を向上した半導体装置を提供できる。 （もっと読む）

集積回路半導体デバイスの製造プロセスに統合可能な非対称スペーサの形成方法が提供される。この方法は、基板上にゲート構造（１５）を形成するステップと、ゲート構造および基板の上に側壁層（１０）を形成するステップとを含み、側壁層は、ゲート構造の第１の側壁の上に第１の部分を含む。第１の部分に隣接して、フォトレジスト構造（１１）が形成され、イオンビームにさらされる。フォトレジスト構造は、第１の部分の少なくとも一部をイオンビームから遮蔽するように働く。照射中、ウェハは、イオンビーム（１３、１７）の経路と、第１の側壁の表面との間に、非直交傾斜角が存在するように配向される。遮蔽されていない側壁部分への放射ダメージにより、その後に続くエッチングがより高速に進むため、非対称スペーサの形成が可能である。
（もっと読む）

【課題】ソース／ドレイン拡張とフロントゲート（front gate）に自己整合させたバックゲートを含む、ＦＤ型ＳＯＩ−ＣＭＯＳデバイスの製造方法に関する。
【解決手段】
ＳＯＩ−ＣＭＯＳ技術は、ポリシリコン、即ちポリＳｉバックゲートは、フロントゲート・デバイスの閾値電圧を制御するために使用され、ｎＭＯＳ及びｐＭＯＳバックゲートは、互いに独立に、及びフロントゲートと独立に、スイッチされる。
特に、バックゲートが、デバイスのフロントゲート及びソース／ドレイン拡張に自己整合されたバックゲートＦＤ型ＣＭＯＳデバイスの製造方法を提供する。バックゲートＦＤ型ＣＭＯＳデバイスは、ＳＩＭＯＸ又は結合ＳＯＩ−ウエハ、ウエハボンディングと薄膜化、ポリＳｉエッチング、ＬＰ−ＣＶＤ、機械化学研磨（ＣＭＰ）を用いて製造される。 （もっと読む）

半導体装置は、基板と、該基板に隣接する少なくとも一つのMOSFETとを有する。MOSFETは、超格子チャンネルを有し、該超格子チャンネルは、複数の積層された層群を有する。またMOSFETは、超格子チャンネルと水平方向に隣接するソースおよびドレイン領域と、超格子上に設置されたゲートと、を有し、超格子チャンネルを通って、積層された層群と平行な方向に電荷キャリアの輸送が生じる。超格子チャンネルの各層群は、基本半導体部分を定形する複数の積層された基本半導体分子層と、該基本半導体部分上のエネルギーバンド調整層と、を有する。エネルギーバンド調整層は、基本半導体部分に隣接する結晶格子内に取り込まれた、少なくとも一つの非半導体分子層を有し、超格子チャンネルは、平行な方向において、エネルギーバンド調整層がない場合に比べて大きな電荷キャリア移動度を有する。

（もっと読む）

【課題】アクティブマトリクス型の発光装置における光の取り出し効率を向上させる手段を提供する。
【解決手段】アクティブマトリクス型の発光装置において、第１の凹部１０１ａ〜第３の凹部１０１ｃを有する第１の基板１００に金属膜１０２ａ〜第３の金属膜１０２ｃを形成することや、画素電極１４５、有機層１４８、凸部１４９ａの表面を有する陰極１４９からなる発光素子１５０を形成することにより、光の損失や隣の画素への光漏れを防ぐことができる。 （もっと読む）

【課題】 本発明の目的は、高速・低消費電力の半導体集積回路を提供することにある。
【解決手段】 動作状態にある回路と待機状態にある回路を混在するようにして、回路毎にバックゲート電圧を設定可能にする。
【効果】 待機時には小電流とし低消費電力性を得て、動作時には大電流として高速性を得ることができる。 （もっと読む）

【課題】 微細トランジスタと高耐圧トランジスタの線幅バラツキを低減する。
【解決手段】 Ｐ型の半導体基板１上の段差部を境にしてＰ型ウエル２及びＮ型ウエル３が形成されたものにおいて、段差低部に形成される前記Ｐ型ウエル２上に第１線幅を有する第１のトランジスタ（微細トランジスタ）が形成され、段差高部に形成される前記Ｎ型ウエル３上に第１のトランジスタよりも線幅の太い第２線幅を有する第２のトランジスタ（高耐圧トランジスタ）が形成されていることを特徴とする。 （もっと読む）

【課題】 サブミクロンＣＭＯＳトランジスタを、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗などと一緒に、それぞれの特性を劣化させることなく、同一基板上に混載すること。
【解決手段】 半導体基板１の一主面側にパンチスルーストッパー層を形成する際に、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗を形成する領域をマスクしてたとえばイオン注入をおこなう。それによって、サブミクロンＣＭＯＳトランジスタの形成領域にパンチスルーストッパー領域４を形成するとともに、アナログＣＭＯＳトランジスタ、高耐圧ＭＯＳトランジスタ、バイポーラトランジスタ、ダイオードまたは拡散抵抗の形成領域にパンチスルーストッパー領域が形成されるのを防ぐ。 （もっと読む）

【課題】 ■ゲートパットを縮小化して有効セル領域の増大化を図り、オン抵抗の低減化を実現する。■ＰＮ接合幅の増大化の達成によりツエナーダイオードの電流−電圧特性の改善を図り、静電耐量の大きなパワー半導体装置を得る。
【解決手段】 ユニットセル部ＵＣＰの周囲及びゲートパット部ＧＰＰの周囲を第１方向Ｄ１乃至第４方向Ｄ４に関して完全に取り囲むチップ周辺部ＣＰＰ内に、ツエナーダイオード１１を配設する。ツエナーダイオード１１は、各層が第１方向Ｄ１乃至第４方向Ｄ４に沿って延在した、Ｎ＋型層１Ｂ−Ｐ型層３３−Ｎ＋型層３２−Ｐ型層３１−Ｎ＋型層１Ａの構造を有する。 （もっと読む）

【課題】 バックゲート電極を有するＳＯＩ基板を貼り合わせ法により形成する場合に、段差平坦化用polyＳｉ層の形成を不要とし、また、貼り合わせの歩留まりを向上させ、製造コストを低下させる。
【解決手段】基板貼り合わせ法によるＳＯＩ基板の作製方法において、第１の半導体基板１に段差を形成し、段差の形成面上に、所定の深さの開孔部８を有する研磨ストッパー用絶縁膜３を形成し、研磨ストッパー用絶縁膜３上にpolyＳｉを堆積して開孔部８にpolyＳｉを充填し、さらにディッシング防止用酸化膜９を形成し、これを平坦化することによりバックゲート電極ＢＧを形成し、この平坦化面上に第２の半導体基板７を貼り合わせ用酸化膜１０を介して貼り合わせることにより、バックゲート電極ＢＧを有するＳＯＩ基１００Ａを作製する。 （もっと読む）

【課題】 半導体装置の高集積化、高速度化が進んでも、保護回路を構成するトランジスタがその機能を十分果たすことが可能な構造を提供する。
【解決手段】 保護回路が形成された第１導電型ウエル領域５ａと、この第１導電型ウエル領域５ａに上部は素子分離領域２に隔てられ、素子分離領域２の底面より下では、接合されている高不純物濃度の第２導電型ウエル領域４とを備えている。第１導電型ウエル領域は、素子分離領域を越えて第２導電型ウエル領域に入り込んでいるか素子分離領域の幅の半分より第２導電型領域側に入り込んでいる。過電流は保護回路のトランジスタのソース／ドレイン領域間を流れずに、ドレイン領域から空乏層が延びて第１導電型ウエル領域の第２導電型ウエル領域に入り込んだ部分に接触して、ドレイン領域と第２導電型ウエル領域に入り込んだ部分との間を流れるようになる。 （もっと読む）

【課題】 チップ内に形成されるコンデンサの容量を小さくしてスイッチング速度を向上させた半導体装置を提供する。
【解決手段】 Ｎ型半導体基板２２上に複数のＭＯＳＦＥＴ２１を形成すると共に、形成されたＭＯＳＦＥＴ２１のポリシリコンゲート電極２８をチップ終端部分にまで引き伸ばしてゲート電極引き出し部３５を設け、さらに該ゲート電極引き出し部３５のポリシリコンゲート電極２８の直下にフィールド酸化膜３２を設けてなるもので、フィールド酸化膜３２が、ＭＯＳＦＥＴ２１のゲート酸化膜２７より厚い膜厚となっている。 （もっと読む）

【課題】僅かな開発期間延長で、エンベディッドアレイ中のトランジスタの不要領域を削除することにより消費電力を低減する。
【解決手段】（Ｓ１）基本セルが格子状に配列されたエンベッディッドアレイを備えた半導体集積回路を設計して製造し、（Ｓ２）製造された半導体集積回路の動作が要求仕様を満たすかどうかを試験し、（Ｓ４）該動作が要求仕様を満たす場合に、コンタクトホールのレイアウトデータに基づき基本セルの不使用領域を検出して削除することにより該エンベディッドアレイのレイアウトパターンデータを修正し、（Ｓ５）修正されたレイアウトパターンのマスクを作成し、（Ｓ６）該マスクを修正前のマスクと置き換えて、不使用領域が削除された半導体集積回路を製造する。 （もっと読む）