【課題】複数の半導体素子における界面特性及び信頼性の劣化を抑制する。
【解決手段】半導体装置の製造方法は、第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における半導体基板１０表面にシリコンゲルマニウム膜１１を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜１３を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第１領域における前記第１絶縁膜上及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜１５を形成する工程と、を具備する。 （もっと読む）

【課題】 素子分離絶縁膜の微細化、及びＭＯＳトランジスタの性能向上を図る。
【解決手段】
第１のＭＯＳトランジスタと第２のＭＯＳトランジスタを有する半導体装置において、第１のＭＯＳトランジスタ１１が形成される半導体基板１００の第１の領域１０と、第１の領域１０に隣接され、かつ第２のＭＯＳトランジスタ２１が形成される半導体基板１００の第２の領域２０と、第１領域１０と第２領域２０の間に形成された第１の素子分離絶縁膜３０と、第１領域１０に形成された複数層の半導体エピタキシャル層１２とを有し、第１の素子分離絶縁膜３０のアスペクト比が６．７以上である半導体装置。 （もっと読む）

【課題】適切な高い動作電圧を有するＮ型およびＰ型トランジスタ、ならびに適切な低い動作電圧を有するＮ型およびＰ型トランジスタを備えた半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１は、半導体基板２上に形成されたＨＶＮトランジスタ１０と、ＨＶＰトランジスタ２０と、ＬＶＮトランジスタ３０と、ＬＶＰトランジスタ４０と、抵抗素子５０を有する。ＬＶＮトランジスタ３０は、絶縁体層３１ａ、Ｌａ_２Ｏ_３層３１ｂおよび高誘電率絶縁体層３１ｃからなるゲート絶縁膜３１と、金属層３２ａおよび半導体層３２ｂからなるゲート電極３２を有する。ＬＶＰトランジスタ４０は、絶縁体層４１ａ、Ａｌ_２Ｏ_３層４１ｂおよび高誘電率絶縁体層４１ｃからなるゲート絶縁膜４１と、金属層４２ａおよび半導体層４２ｂからなるゲート電極４１を有する。抵抗素子５０は、絶縁体材料からなる第１の層５１と、半導体材料からなる第２の層５２を有する。 （もっと読む）

【課題】適切な抵抗素子を得ることが可能な半導体装置を提供する。
【解決手段】素子領域１１及び素子分離領域１２を含む基板１０と、素子領域上に形成されたゲート絶縁膜２１と、ゲート絶縁膜上に形成された金属膜２２及び金属膜上に形成された第１の半導体膜２３を有するゲート電極とを含むトランジスタ部と、基板の上方に形成され且つ第１の半導体膜と同一の材料で形成された第２の半導体膜２３と、基板と第２の半導体膜との間に形成された空洞２５とを含む抵抗素子部とを備える。 （もっと読む）

【課題】ｎＭＯＳ及びｐＭＯＳの双方において低い閾値電圧を実現することができ、製造コストが低い半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１上の全面にシリコン酸窒化膜５を形成し、シリコン酸窒化膜５上にランタン酸化膜６を形成し、ｐＭＯＳ領域Ｒ_ｐＭＯＳからランタン酸化膜６を除去する。次に、全面に高誘電率膜である窒化ハフニウムシリケイト膜７を形成し、アルミニウム含有窒化チタン膜８を形成し、ポリシリコン膜９を形成し、これらの積層膜をゲート電極形状に加工する。次に、ソース・ドレイン領域１２及び１３に不純物を導入し、これらの不純物を活性化させるアニール処理を利用して、アルミニウム含有窒化チタン膜８中に含まれるアルミニウムを、ｐＭＯＳ領域Ｒ_ｐＭＯＳにおけるシリコン酸窒化膜５と窒化ハフニウムシリケイト膜７との界面まで拡散させる。 （もっと読む）

【解決手段】ＧａＡｓを用いることができる基板（１）の上方にｎ層（３）が配置され、前記ｎ層上にｐ層（４）が配置される。前記ｐ層は、ゲート電極（１０）によって２つの別個の部分に分けられ、ソース及びドレインが形成されている。前記ゲート電極は、ゲート絶縁膜（６）によって半導体材料から絶縁されている。ソース／ドレインコンタクト（１１）が、前記ｐ層の前記２つの別個の部分に電気的に接続されている。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】回路全体の小型化を実現し、高温環境下で使用することができる窒化ガリウム半導体装置およびその製造方法を提供すること。
【解決手段】半導体基板１の表面には、絶縁層２、アンドープの第１ＧａＮ層３、ＡｌＧａＮ層４がこの順で積層されている。第１ＧａＮ層３とＡｌＧａＮ層４の界面には、２次元電子ガスで形成された表面障壁層５が形成されている。ＡｌＧａＮ層４の表面層には、第１ＧａＮ層３に達し、かつ貫通しない程度の凹部（第１凹部）が形成されている。このような半導体基板１に、第１高耐圧トランジスタ１１０および制御回路１２０が一体的に形成されている。第１高耐圧トランジスタ１１０は、第１凹部およびＡｌＧａＮ層４の表面に形成されている。また、制御回路１２０は、第１凹部の一部に形成されたｎチャネルＭＯＳＦＥＴと、ＡｌＧａＮ層４の表面に形成されたデプレッション型ｎチャネルＭＯＳＦＥＴとで構成されている。 （もっと読む）

【課題】 従来の比例縮小側（係数α、α＞１）を適用した平面型ＭＯＳＴのしきい電圧のばらつきの標準偏差σ（Ｖ_Ｔ）が、微細化とともに、すなわちαを大きくするとともに大きくなり、動作電圧が低くできないという問題がある。
【解決手段】 フィンの高さをチャンネル長よりも高くしたＦｉｎＦＥＴ構造によって上記の問題を解決する。 （もっと読む）

【課題】高温特性を改善した高集積、高速且つ高性能なＭＩＳＦＥＴを得ること。
【解決手段】半導体基板に絶縁膜を埋め込んだトレンチ素子分離領域を選択的に設け、この絶縁分離された半導体基板上に、半導体基板と同じ第１の半導体を、筒状構造を有して縦方向にエピタキシャル成長させ、この第１の半導体層に自己整合して、格子定数がやや大きい第２の半導体を内側面の横方向にエピタキシャル成長させることにより、第１の半導体層に歪みを加える。この第２の半導体層の上部内側面を除く内側面に接して絶縁膜を設け、この絶縁膜の側面間を空孔となし、この空孔に栓をするように、第２の半導体層の上部内側面間に導電膜を設ける。歪み半導体層の外側面にはゲート絶縁膜を介してゲート電極を設ける。歪み半導体層及び第２の半導体層の上部にはドレイン領域を設け、歪み半導体層及び第２の半導体層の下部且つ半導体基板の表面にはソース領域を設けておき、配線体をそれぞれの領域に接続した縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】高集積、高速且つ高性能な歪みＳＯＩ構造の縦型ＭＩＳＦＥＴを得ること。
【解決手段】Si基板1上に酸化膜2を介して、横方向エピタキシャルSiGe層3が設けられ、SiGe層3は素子分離領域形成用の埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。SiGe層3上には選択的に縦方向エピタキシャルSiGe層7が設けられ、SiGe層7の側面には格子定数がやや小さい横方向エピタキシャル歪みSi層8が周設され、歪みSOI基板を形成しており、SiGe層7及び歪みSi層8の上部にはドレイン領域(10、11)が設けられ、SiGe層3全体、SiGe層7及び歪みSi層8の下部にはソース領域9が設けられ、歪みSi層8の側面にはゲート酸化膜12を介してゲート電極13が周設され、ドレイン領域11、ソース領域9及びゲート電極13には、それぞれ導電プラグ20を介してCu配線23が接続されている歪みＳＯＩ構造の縦型のＭＩＳＦＥＴを構成すること。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】 電界効果型半導体装置に関し、従来の作製方法を大幅に変更することなく、サブスレッショルド電流によるｏｆｆ時のリーク電流を抑制して、ｏｎ−ｏｆｆ比を高くする。
【解決手段】 ソース領域及び第１ドレイン領域の少なくとも一方が金属或いは多結晶半導体からなるとともに、前記金属或いは多結晶半導体と半導体チャネル層との間に形成されたトンネル絶縁膜を有する。 （もっと読む）

【課題】保護素子のターンオン電圧を決める制約を少なくする。
【解決手段】半導体基板１、Ｐウェル２、ゲート電極４、ソース領域５、ドレイン領域６および抵抗性降伏領域８を有する。抵抗性降伏領域８はドレイン領域６に接し、ゲート電極４直下のウェル部分と所定の距離だけ離れたＮ型半導体領域からなる。ドレイン領域６または抵抗性降伏領域８に接合降伏が発生するドレインバイアスの印加時に抵抗性降伏領域８に電気的中性領域(８ｉ)が残るように、抵抗性降伏領域８の冶金学的接合形状と濃度プロファイルが決められている。 （もっと読む）

【課題】絶縁ゲート型半導体装置において、ゲートパッド部の下方に保護ダイオードが配置されるためトランジスタセルが配置できず、チップ上の無効領域となっていた。またソース電極層はゲートパッド部を除いて配置され、素子領域の端部のセルではソースパッド部からゲートパッド部を迂回するように電流経路が形成される領域があった。
【解決手段】電極構造を２層とし、ゲートパッド部の少なくとも一部に保護ダイオードとの非重畳領域を形成する。２層目のゲート電極層は一部が１層目のゲート電極層と重畳し、これを介して保護ダイオードおよびゲート電極と接続する。非重畳領域下方にセルおよび１層目のソース電極層を配置できるので、ゲートパッド部下方の無効領域を従来と比較して大幅に低減でき、ソース電極層内を基板の水平方向に流れる電流について、全てのセルがソースパッド部から最短距離の電流経路となる。 （もっと読む）

【課題】トレンチゲート型ＶＤＭＯＳＦＥＴのオン抵抗Ｒonを増大させることなく、プレーナゲート型ＭＯＳＦＥＴのソース領域およびドレイン領域と半導体基板との間の分離耐圧を向上させることができる、半導体装置およびその製造方法を提供するこ。
【解決手段】ＰＭＯＳ領域１７において、ディープウェル領域１６の表層部には、Ｎ型ウェル領域２０が形成されている。ディープウェル領域１６の下方には、ディープウェル領域１６に接して、Ｐ型の埋込層３６が形成されている。これにより、Ｎ型ウェル領域２０の下方において、Ｐ型を有する領域の厚さが増す。その結果、Ｎ型ウェル領域２０とＮ型の半導体基板５との間の分離耐圧を向上させることができる。 （もっと読む）

【課題】一つの分子素子を印加電界の制御によってダイオード、トランジスタまたはメモリとして使うことができ、必要な機能を有する素子を安価に得ることができる分子素子を提供する。
【解決手段】ソース電極１３およびドレイン電極１４の間の間隙１５に機能性分子１６を架橋して分子素子１０を構成する。機能性分子１６は、誘電率異方性および／または双極子モーメントを有し、かつ電界により配向変化が起きるペンダント分子からなる側鎖が、そのペンダント分子の配向変化によって構造変化が起きて電気的特性が変化する共役系分子からなる主鎖に共有結合したものである。ゲート電極１７、１８により機能性分子１６のペンダント分子に印加する電界によって分子素子１０をダイオード、トランジスタまたはメモリとして働かせる。 （もっと読む）

【課題】ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ等のＮＭＯS及びＰＭＯSを有する半導体装置において、ゲート電極の実効仕事関数を、Ｓｉバンドギャップのmid-gap付近の値に安定的に設定することが可能な半導体装置及びその製造方法を提供する。
【解決手段】素子分離膜によって分離されてなる、ｐ型拡散層及びｎ型拡散層を有する半導体基板と、前記半導体基板の、前記ｐ型拡散層及びｎ型拡散層それぞれの上に形成されてなるゲート絶縁膜と、前記ゲート絶縁膜上に形成された金属膜を含むゲート電極と、前記ゲート絶縁膜と前記金属膜との界面に形成されたＧｅ介在物と、前記金属膜上に形成されたシリコン含有層と、を具えるようにして半導体装置を構成する。 （もっと読む）

【課題】製品の歩留まりを向上することが可能な半導体装置を提供する。
【解決手段】半導体装置１００は、埋め込み絶縁膜上に第１の方向に延びて形成され、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｎ型の不純物を含む第１のフィン層１０３ａと、第１のフィン層の表面に選択的に形成され、ｎ型の不純物を含みソース・ドレイン拡散層を構成する第１のエピタキシャル成長層１１２ａ，１１２ｂと、同様に、シリコンまたはゲルマニウムの単結晶からなり、ソース・ドレイン拡散層となる部分にｐ型の不純物を含む第２のフィン層１０３ｂと、第２のフィン層の表面に選択的に形成され、ｐ型の不純物を含みソース・ドレイン拡散層を構成する第２のエピタキシャル成長層１１２ｃ，１１２ｄと、第１のエピタキシャル成長層と第２のエピタキシャル成長層との間に形成された第１の分離絶縁膜１０７ａ，１０７ｂと、を備える。 （もっと読む）

【課題】ＥＳＤダメージが低いＥＳＤパワーレベルで発生するＦｉｎＦＥＴ集積回路において、ＥＳＤから回路デバイスを保護することができる電子回路を提供する。
【解決手段】電子回路４００’は、静電放電現象から保護される少なくとも１つの電界効果トランジスタと、少なくとも１つの保護される電界効果トランジスタ４００ａとを含む。保護電界効果トランジスタ４００ｂは、保護される電界効果トランジスタ４００ａの結晶方位とは異なった結晶方位を含む。 （もっと読む）