【課題】 厚さが異なるゲート電極を含む、互いにチャネルタイプの異なるＭＩＳＦＥＴの対を形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、第１の主面を有する半導体領域を含む第１の領域Ｐと、第２の主面を有する半導体領域を含む第２の領域Ｎとを備え、前記第１の主面が前記第２の主面よりも低い、半導体基板１００と、第１の領域Ｐ内に設けられ、第１のゲート電極１０８，１０９を含む第１導電型ＭＩＳＦＥＴと、第２の領域Ｎ内に設けられ、第２のゲート電極１０９を含む第２導電型ＭＩＳＦＥＴであって、第２のゲート電極１０９の上面と第１のゲート電極１０８，１０９の上面とが同じ高さになるように、第２のゲート電極１０９の厚さは第１のゲート電極１０８，１０９の厚さよりも薄くなっている前記第２導電型ＭＩＳＦＥＴとを具備してなることを特徴とする。 （もっと読む）

【課題】デバイス特性の制御性に優れた半導体装置および半導体装置の製造方法を提供する。
【解決手段】本実施の形態の半導体装置は、シリコン基板１０１上にＭＯＳトランジスタを備える半導体装置であって、ＭＯＳトランジスタは、シリコン基板１０１上にゲート絶縁膜２０３を介して設けられたゲート電極(メタル電極２０６)と、ゲート電極(メタル電極２０６)の両脇の前記シリコン基板の表面近傍に設けられソース領域１０６およびドレイン領域１０９と、ソース領域１０６およびドレイン領域１０９に接するように、ゲート電極直下のシリコン基板１０１中に設けられた、チャネル領域(ゲルマニウム・カーボン単結晶膜２０２)と、を備え、チャネル領域が、シリコンと異なる異種半導体(ゲルマニウム)を含むものである。 （もっと読む）

【課題】トレンチ底部におけるブレークダウンの発生を防ぎ、ＭＯＳＦＥＴの損傷を避けると共に、オン抵抗特性が改善されたトレンチゲート形ＭＯＳＦＥＴを提供する。
【解決手段】パワーＭＯＳＦＥＴは複数のＭＯＳＦＥＴセルを画定するトレンチゲートを備える。各ＭＯＳＦＥＴ内のチャネル領域に並列に接続されるダイオードを形成するように、保護拡散部が、好ましくは非アクティブセル内に生成される。保護拡散部は衝撃イオン化及びその結果生じるゲートトレンチの角部付近におけるキャリアの発生を防ぎ、ゲート酸化物層の損傷を防ぐ。さらに、ダイオードはブレークダウン電圧を有するように設計され、ブレークダウン電圧がゲート酸化物層を横切る電界の強さを制限することができる。深い中央拡散部を削除することによりセル密度が増加し、かつＭＯＳＦＥＴのオン抵抗を改善することができる。 （もっと読む）

【課題】半導体基板上に容易なプロセスにより、微細で、高速なＳＯＩ構造の縦型のＭＩＳＦＥＴを得ること。
【解決手段】半導体基板1上に酸化膜2を介して、下部に配線層3を有する自己整合の横及び縦方向エピタキシャル半導体層からなる凸状構造の半導体層6が設けられ、凸状構造の半導体層6は素子分離領域埋め込み絶縁膜4及び酸化膜2により島状に絶縁分離されている。凸状構造の半導体層6の上部には高濃度及び低濃度ドレイン領域10、9が設けられ、下部には高濃度及び低濃度ソース領域7、8が設けられ、側面にはゲート酸化膜11を介してゲート電極12が設けられ、高濃度ドレイン領域10、下層配線3を介した高濃度ソース領域7及びゲート電極12には、それぞれバリアメタル18を有する導電プラグ19を介してバリアメタル21を有するCu配線22が接続されている自己整合連続縦横エピタキシャル成長法によるＭＩＳＦＥＴ。 （もっと読む）

【課題】過電圧に伴う破壊を抑制することができる半導体装置及びその製造方法を提供する。
【解決手段】半導体装置の一態様には、互いに並列に接続され、ゲート電極１０、ソース電極９及びドレイン電極１５を備えた複数の縦型トランジスタ３２と、前記複数の縦型トランジスタ３２を個別に取り囲むダイオード３１と、が設けられている。前記ソース電極９に前記ダイオード３１のアノード１１が接続され、前記ドレイン電極１５に前記ダイオードのカソード１が接続されている。 （もっと読む）

【課題】ゲート電極７作製後にチャネル部１２を作製する縦型ＭＩＳＦＥＴの製造方法において、ゲート絶縁膜１０に損傷を与えたり移動度を劣化させたりすることなく、孔底面に形成された絶縁膜や、自然酸化膜を除去する。
【解決手段】単結晶半導体基板１または単結晶半導体層に形成された不純物領域８の上に、第一絶縁層４、５と、ゲート電極層７と、第二絶縁層５、４と、をこの順に積層した積層体を形成し、前記積層体に不純物領域８が露出する孔を形成し、少なくとも前記孔の側壁に露出しているゲート電極層７、および、前記孔の底面に露出している不純物領域８の上に絶縁膜１０を形成し、ゲート電極層７の露出部分の上に形成された絶縁膜１０の上に半導体膜を重ねて形成し、不純物領域８の上に形成された絶縁膜を除去し、孔の底面に露出している不純物領域８に接し、孔底面から孔の開口部までつながる半導体部を形成する半導体装置の製造方法を提供する。 （もっと読む）

【課題】トランジスタ特性を向上させる。
【解決手段】ＳＴＩ１０９と、ＳＴＩ１０９によって互いに分離されたｐ型ウェル１０２及びｎ型ウェル１０３と、ｐ型ウェル１０２及びｎ型ウェル１０３上に形成されたＳｉＧｅ膜１０８とを有するＳｉ基板１０１を用意する工程と、ｎ型ウェル１０３上に位置するＳｉＧｅ膜１０８をＳｉＯ_２膜１１６で被覆する工程と、ＳｉＯ_２膜１１６をマスクとして酸化処理を行うことによりｐ型ウェル１０２上に形成されたＳｉＧｅ膜１０８を酸化し、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を形成する工程（（ｃ））と、Ｓｉ_ｘＧｅ_ｙＯ_ｚ膜１１７を除去する工程（（ｄ））と、を行い、半導体装置を製造する。 （もっと読む）

【課題】ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用し、且つゲート絶縁膜におけるダメージ発生を防止でき、素子特性の向上及びしきい値制御性の向上をはかる。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。 （もっと読む）

【課題】簡易な手順で、高誘電率ゲート絶縁膜とメタルゲート電極とのゲートスタック構造を有する相補型トランジスタの閾値を調整する。
【解決手段】相補型トランジスタの第１導電型のトランジスタ（１６２）の閾値電圧を変化させる第１の調整用金属を第１導電型のトランジスタ（１６２）および第２導電型のトランジスタ（１６０）に同時に添加し、第２導電型のトランジスタ（１６０）のメタルゲート電極（１１０ａ）上から第１の調整用金属の拡散を抑制する拡散抑制元素を添加する。 （もっと読む）

【課題】単一ゲート・インバータのナノワイヤ・メッシュ及びその製造方法を提供する。
【解決手段】電界効果トランジスタ（ＦＥＴ）インバータは、スタック内で垂直方向に配置された複数のデバイス層を含み、各デバイス層は、ソース領域、ドレイン領域、及びソース領域とドレイン領域を接続する複数のナノワイヤ・チャネル１１０を有し、ここで１つ又は複数のデバイス層のソース及びドレイン領域はｎ型ドーパント、又はｐ型ドーパントでドープされる。ＦＥＴインバータはさらに、複数のナノワイヤ・チャネルを取り囲む共通のゲート１５０と、ｎ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第１のコンタクト１５６と、ｐ型ドーパントでドープされた１つ又は複数のデバイス層のソース領域への第２のコンタクト１５８と、デバイス層の各々のドレイン領域への共通の第３のコンタクト１５２とを含む。 （もっと読む）

【課題】高周波帯域で動作する半導体装置の特性の低下を抑制しつつ、製造コストを低減できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置１００は、電界効果型トランジスタと、ヘテロ接合バイポーラトランジスタと、ヘテロ接合バイポーラトランジスタのＧａＡｓベース層７を用いて形成されたベースエピ抵抗素子２８と、電界効果型トランジスタのＩｎＧａＡｓチャネル層４を用いて形成された配線部２６と、配線部２６とベースエピ抵抗素子２８とを絶縁する高抵抗化領域２７と、配線部２６の水平方向の周囲を囲う絶縁性の素子分離領域２４とを含む。また、ベースエピ抵抗素子２８は、半絶縁性ＧａＡｓ基板１の主面に垂直な方向から見て、配線部２６と交差しているベースエピ抵抗素子領域２９を有する。 （もっと読む）

【課題】ハイブリッド半導体基板及びその製造方法を提供する。
【解決手段】本発明は、（ａ）ベース基板３の上の絶縁層５と絶縁層の上のＳｅＯＩ層７とを備えるセミコンダクタ−オン−インシュレータ（ＳｅＯＩ）領域１３と、バルク半導体領域１１とを具備するハイブリッド半導体基板１を提供するステップであって、ＳｅＯＩ領域とバルク半導体領域とは同じベース基板を共用するステップと、（ｂ）ＳｅＯＩ領域の上にマスク層９を提供するステップと、（ｃ）ＳｅＯＩ領域とバルク半導体領域を同時にドーピングすることにより、第１の不純物レベルを形成するステップであって、このドーピングは、ＳｅＯＩ領域の第１の不純物レベルがマスク内に含まれるように実行されるステップとを含む方法に関する。それによって、ハイブリッド半導体基板の製造プロセスに、より多くのプロセスステップが含まれることを防ぐ。 （もっと読む）

【課題】半導体装置全体としてみたとき、微細化によるチップ面積の減少を図りつつ、各素子に必要とされる特性を維持・向上させる。
【解決手段】半導体装置は、ＦｉｎＦＥＴ１０と、ＦｉｎＦＥＴ１０と同一のチップ上に設けられたＰｌａｎａｒＦＥＴ２０とを具備する。ＰｌａｎａｒＦＥＴの第２ゲート絶縁層２４は、ＦｉｎＦＥＴ１０の第１ゲート絶縁層１４よりも厚い。 （もっと読む）

【課題】 金属酸化膜半導体電界効果トランジスタ内にデバイス性能を改善するゲート構造体を提供する。
【解決手段】 基板のｐ型デバイス領域の上にＧｅ含有層を形成することを含む、半導体デバイスを形成する方法が提供される。その後、基板の第２の部分内に第１の誘電体層が形成され、基板の第２の部分内の第１の誘電層及び基板の第１の部分の上を覆うように、第２の誘電体層が形成される。次に、基板のｐ型デバイス領域及びｎ型デバイス領域の上にゲート構造体を形成することができ、ｎ型デバイス領域へのゲート構造体は希土類金属を含む。 （もっと読む）

【課題】結晶性に優れた結晶質半導体層を有するＳＯＩ基板を提供する。
【解決手段】支持基板上に、バッファ層を介して単結晶半導体基板から分離させた単結晶半導体を部分的に形成する。単結晶半導体基板は、加速されたイオンの照射とそれに伴う脆化層の形成、及び熱処理により、単結晶半導体を分離する。単結晶半導体上に非単結晶半導体層を形成し、レーザビームを照射することにより、非単結晶半導体層を結晶化させて、ＳＯＩ基板を作製する。 （もっと読む）

【課題】半導体装置が有する集積回路の多機能化を図ること、又は、炭化シリコン基板を用いて集積回路を形成する場合であっても集積回路の大面積化を図ることを目的とする。
【解決手段】基板上に第１の絶縁層を介して設けられた島状の炭化シリコン層と、炭化シリコン層上に設けられた第１のゲート絶縁層と、第１のゲート絶縁層上に設けられ且つ炭化シリコン層と重畳する第１の導電層とを有する第１のトランジスタと、基板上に第２の絶縁層を介して設けられた島状の単結晶シリコン層と、単結晶シリコン層上に設けられた第２のゲート絶縁層と、第２のゲート絶縁層上に設けられ且つ単結晶シリコン層と重畳する第２の導電層とを有する第２のトランジスタを設ける。 （もっと読む）

【課題】絶縁層を介して基板同士を貼り合わせることで、一方の基板上に形成された半導体層を他方の基板に形成できると共に、半導体層の結晶構造を損傷させることなく高品質に維持できる半導体デバイス及びその製造方法を提案する。
【解決手段】ＥＣＲプラズマを用いてIII−Ｖ族化合物半導体層７及びＳｉ基板４上に酸化膜6a，6bを形成するようにしたことで、当該III−Ｖ族化合物半導体層７及び酸化膜6a，6bへのダメージが低減され、酸化膜6a，6bを平坦に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造も損傷させることなく高品質に維持できる。これにより酸化膜6a，6bを介しＳｉ基板４及びＩｎＰ基板12同士を貼り合わせることで、一方のＩｎＰ基板12上に形成されたIII−Ｖ族化合物半導体層７を他方のＳｉ基板４に形成できると共に、III−Ｖ族化合物半導体層７の結晶構造を損傷させることなく高品質に維持できた半導体デバイス１を提案できる。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）は少なくとも一部の領域がアニールされており、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体を備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられて少なくとも一部の領域がアニールされたＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）と、少なくとも一部の領域でＳｉ_ｘＧｅ_１−ｘ結晶層（０≦ｘ＜１）に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】電子デバイスのスイッチング速度等の性能を向上させる。半導体基板の結晶性を向上させる。
【解決手段】ベース基板と、絶縁層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層とをこの順に有する半導体基板であって、Ｓｉ_ｘＧｅ_１−ｘ結晶層上に設けられる阻害層と、Ｓｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合している化合物半導体とを備え、阻害層はＳｉ_ｘＧｅ_１−ｘ結晶層にまで貫通する開口を有し、かつ化合物半導体の結晶成長を阻害する半導体基板を提供する。また、上記開口の内部でＳｉ_ｘＧｅ_１−ｘ結晶層に格子整合または擬格子整合する化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）

【課題】安価なＳｉ基板に化合物半導体の結晶薄膜を形成する。
【解決手段】ベース基板と、絶縁層と、Ｓｉ結晶層とをこの順に有する半導体基板であって、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体とを備える半導体基板を提供する。また、サブストレートと、サブストレート上に設けられた絶縁層と、絶縁層上に設けられたＳｉ結晶層と、Ｓｉ結晶層上に設けられてアニールされたシード結晶と、シード結晶に格子整合または擬格子整合している化合物半導体と、化合物半導体を用いて形成された半導体デバイスとを備える電子デバイスを提供する。 （もっと読む）