半導体装置およびその製造方法
【課題】 厚さが異なるゲート電極を含む、互いにチャネルタイプの異なるMISFETの対を形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置を提供すること。
【解決手段】 半導体装置は、第1の主面を有する半導体領域を含む第1の領域Pと、第2の主面を有する半導体領域を含む第2の領域Nとを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板100と、第1の領域P内に設けられ、第1のゲート電極108,109を含む第1導電型MISFETと、第2の領域N内に設けられ、第2のゲート電極109を含む第2導電型MISFETであって、第2のゲート電極109の上面と第1のゲート電極108,109の上面とが同じ高さになるように、第2のゲート電極109の厚さは第1のゲート電極108,109の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなることを特徴とする。
【解決手段】 半導体装置は、第1の主面を有する半導体領域を含む第1の領域Pと、第2の主面を有する半導体領域を含む第2の領域Nとを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板100と、第1の領域P内に設けられ、第1のゲート電極108,109を含む第1導電型MISFETと、第2の領域N内に設けられ、第2のゲート電極109を含む第2導電型MISFETであって、第2のゲート電極109の上面と第1のゲート電極108,109の上面とが同じ高さになるように、第2のゲート電極109の厚さは第1のゲート電極108,109の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に係わり、特に、ゲート電極の厚さが異なるNチャネルおよびPチャネルのMISFETを備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
CMISFET(Complementary Metal Insulator Semiconductor Field Transistor)構造を有する半導体装置において、特に、高誘電率ゲート絶縁膜/メタルゲートのゲートスタック構造を採用する場合には、NチャネルおよびPチャネルのMISFETのそれぞれにおいて最適な電気特性を得るために、NチャネルおよびPチャネルのMISFETで異なるゲート電極構造が用いられる。
【0003】
このようなゲート電極構造を形成するためのプロセスの一つとして、ゲートファーストプロセスが知られている(特許文献1)。しかしながら、従来のゲートファーストプロセスには、以下の問題がある。
【0004】
ゲートファーストプロセスでは、例えば、Pチャネル領域内には積層構造のゲート電極膜(第1のゲート電極膜)が形成され、Nチャネル領域内には単層構造のゲート電極膜(第2のゲート電極膜)が形成される。そのため、第1のゲート電極膜の上面と第2のゲート電極膜の上面との間には高低差が生じる。例えば、第1のゲート電極膜の上面は、第2のゲート電極膜の上面よりも、20−30nm程度高くなる。
【0005】
第1および第2のゲート電極膜を加工(ゲート加工)することで、Pチャネル領域内には積層構造のゲート電極が形成され、Nチャネル領域内には単層構造のゲート電極が形成される。
【0006】
しかしながら、このようなゲート電極膜の高低差は、ゲート加工時におけるリソグラフィプロセスのマージンを減少させる。特に、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成する場合、より一層、リソグラフィプロセスのマージンは減少する。以下、この点についてさらに説明する。
【0007】
上記のマルチオキサイドプロセスは、以下の工程(1)−(3)を含む。
【0008】
(1)熱酸化によって、第1の領域内のシリコン基板の表面(第1の主面)、および、第2の領域内のシリコン基板の表面(第2の主面)の上にゲート酸化膜を形成する。この工程では、同じ厚さのゲート酸化膜が第1および第2の主面上に形成される。
【0009】
ここでは、第1の領域の電源電圧は、第2の領域の電源電圧よりも高いとする。したがって、第1の領域上に形成するべきゲート酸化膜は、第2の領域上に形成するべきゲート酸化膜よりも高い耐圧が要求される。そのため、第1の領域上に形成するべきゲート酸化膜は、第2の領域上に形成するべきゲート酸化膜よりも厚い必要がある。
【0010】
(2)フォトリソグラフィおよびウエットエッチングによって、第2の領域内のゲート酸化膜を選択的に除去する。この時のウエットエッチングによって、第2の領域内のシリコン基板の表面(第2の主面)もエッチングされる。その結果、第2の領域内のシリコン基板の表面は、STI(Shallow Trench Isolation)のための素子分離絶縁膜の表面よりも、例えば、50−60nm程度低くなる。すなわち、第1の主面と第2の主面との間に、50−60nm程度の高低差が生じる。
【0011】
(3)熱酸化(追加酸化)によって、第1の領域内のシリコン基板の表面上に形成したゲート酸化膜の厚さを増加させるとともに、第2の領域内のシリコン基板の表面にゲート酸化膜を形成する。このようにすることで、第1の領域内には厚いゲート酸化膜を形成し、第2の領域内には薄いゲート酸化膜を形成することが可能となる。
【0012】
ここで、第1の領域内に、ゲート高さの異なるCMISFET構造を形成する場合、露光の対象となる基板面内には、ゲート電極の高低差(例えば20−30nm程度)に、主面の高低差(例えば50−60nm程度)を加えた、高低差(70−90nm程度)が生じることになる。したがって、マルチオキサイドプロセスを用いると、許容される焦点深度(例えば100nm程度)に近い高低差(70−90nm程度)が基板上に生じ、より一層、リソグラフィプロセスのマージンは減少する。
【0013】
以上述べたようなリソグラフィプロセスのマージンの減少によって、所望通りの寸法(厚さ)を有するゲート電極を形成することは困難となり、NチャネルおよびPチャネルのMISFETのそれぞれにおいて最適な電気特性を得ることは困難になる。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−208260号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
本発明の目的は、厚さが異なるゲート電極を含む第1導電型および第2導電型のMISFETを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0016】
本発明の一態様による半導体装置は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなることを特徴とする。
【0017】
本発明の一態様による半導体装置の製造方法は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、前記第1の領域内に、第1のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、前記第1および第2の領域内に、第2のゲート電極膜を形成する工程と、前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1および第2のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程とを含むことを特徴とする。
【0018】
本発明の他の態様による半導体装置の製造方法は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、前記第1の領域内に第1のゲート電極膜を選択的に形成することにより、前記第1の領域の表面を前記2の領域の表面よりも高くする工程と、前記第2の領域内に第2のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【0019】
本発明によれば、厚さが異なるゲート電極を含む第1導電型および第2導電型のMISFETを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【0020】
【図1】第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図2】図1に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図3】図2に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図4】図3に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図5】図4に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図6】図5に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図7】図6に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図8】図7に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図9】図8に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図10】図9に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図11】図10に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図12】図11に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図13】第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図14】図13に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図15】第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図16】図15に続く第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図17】第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図18】図17に続く第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図19】第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図20】図19に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図21】図20に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図22】図21に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図23】図22に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図24】図23に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図25】図24に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図26】図25に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図27】図26に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図28】図27に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【0021】
以下、図面を参照しながら実施形態を説明する。
【0022】
(第1の実施形態)
図1−図12は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0023】
[図1]
シリコン基板(半導体基板)100にはPチャネルMISFETが形成される領域P(第1の領域)と、NチャネルMISFETが形成される領域N(第2の領域)とが設けられている。シリコン基板100上に形成されたハードマスク101をマスクにして、RIE(Reactive Ion Etching)プロセスによりシリコン基板100をエッチングし、素子分離溝102を形成する。
【0024】
ハードマスク101は、例えば、以下のようにして形成される。
【0025】
シリコン基板100上にハードマスク101となる絶縁膜(例えば、シリコン窒化膜)を堆積し、この絶縁膜上に図示しないレジストを塗布し、リソグラフィプロセスにより上記レジストをパターニングしてレジストパターンを形成する。このレジストパターンをマスクにしてRIEプロセスにより上記絶縁膜をエッチングして、レジストパターンのパターンを上記絶縁膜に転写することで、ハードマスク101は形成される。
【0026】
ハードマスク101が形成された後も、上記RIEプロセスによるエッチングが続けられ、初めのうちはレジストパターン/ハードマスク101をマスクにしてシリコン基板100がエッチングされ、途中でレジストパターンが消滅してハードマスク101だけをマスクにしてシリコン基板100がエッチングされて、素子分離溝102は形成される。
【0027】
なお、エッチング条件によっては、エッチングの途中でレジストパターンが消滅せず、素子分離溝102の形成の後も残る場合がある。この場合、アッシング等の適切な方法により残ったレジストパターンを除去する。
【0028】
[図2]
ハードマスク101の開口部および素子分離溝102を埋め込むように、全面に素子分離絶縁膜103となる絶縁膜(例えばシリコン酸化膜)を堆積し、ハードマスク101をストッパーに用いてCMP(Chemical Mechanical Polishing)プロセスにより上記絶縁膜を研磨して表面を平坦化し、その後、フッ酸などの薬液を用いたウエットエッチング法により、ハードマスク101の開口部内の上記絶縁膜を除去する。このようにして素子分離溝102を素子分離絶縁膜103で埋め込んでなる素子分離(STI:Shallow Trench Isolation)構造が形成される。
【0029】
[図3]
ハードマスク101を除去し、ウェル領域(不図示)を形成した後、シリコン基板100上にシリコン窒化膜104を形成する。シリコン窒化膜104上にレジストパターン105を形成する。ハードマスク101の除去は、例えば、ウエットエッチング法を用いて行う。上記ウェルの形成は、イオン注入法を用いて行う。
【0030】
[図4]
レジストパターン105をマスクに用いて、RIEプロセスによりシリコン窒化膜104をエッチングして、領域P上のシリコン窒化膜104を選択的に除去し、さらに、RIEプロセスを続けて、シリコン窒化膜104を除去して露出したシリコン基板100の表面を所定の厚さCだけ選択的に除去する。
【0031】
[図5]
レジストパターン105を除去した後、酸化プロセスにより、領域Pのシリコン基板100の露出表面にシリコン酸化膜106を選択的に形成する。
【0032】
上記酸化プロセスは、例えば、ドライ酸化である。
【0033】
ここで、上記酸化プロセスで消費されるシリコン基板100の厚さがDとなるように酸化量を調節し、シリコン酸化膜106を厚さがEとなるように形成する。図4のRIEプロセス(エッチング工程)で除去されるシリコン基板の厚さCは、以下の関係式(式1)を満たすように調整する。
【0034】
C=E−D ・・・(1)
[図6]
領域Pのシリコン酸化膜106および素子分離絶縁膜(シリコン酸化膜)103を厚さEだけ除去する。これにより、領域Pのシリコン基板100の主面(第1の主面)の高さが、領域Nのシリコン基板100の主面(第2の主面)の高さよりもEだけ低くなる。以下、このEだけ高さが低くなった部分を領域Pの凹部という。上記のシリコン酸化膜106および素子分離絶縁膜103の除去は、例えば、フッ酸によるウエットエッチングにより行う。
【0035】
[図7]
ウエットエッチングにより、領域Nに形成されているハードマスク104を除去し、その後、CVD(Chemical Vapor Deposition)プロセスにより、シリコン基板100上に高誘電率のゲート絶縁膜107を形成する。ここでは、CVDプロセスによりゲート絶縁膜107を形成しているので、ゲート絶縁膜107は素子分離絶縁膜103上にも形成される。この素子分離絶縁膜103上のゲート絶縁膜107は必須ではない。また、高誘電率のゲート絶縁膜107は、例えば、ハフニウムを含むゲート絶縁膜である。高誘電率のゲート絶縁膜107とは、シリコン窒化膜(Si3 N4 )の誘電率よりも高い絶縁膜を意味している。なお、ゲート絶縁膜107は必ずしも高誘電率の絶縁膜である必要はなく、対象となるデバイスによって変わる。例えば、シリコン酸化膜の場合もある。
【0036】
[図8]
領域NおよびP上のゲート絶縁膜107上に、厚さEの第1の導電膜108を形成する。その結果、領域Pの凹部は第1の導電膜108で埋め込まれる。ここでは、第1の導電膜108は、タングステンナイトライド(WN)膜とする。WN膜は、シリコンの価電子帯に近い仕事関数を有する。
【0037】
[図9]
領域NおよびPの表面が平坦化されるように、領域N上の第1の導電膜108を選択的に除去する。領域Pの凹部のみ第1の導電膜108で埋め込まれる。領域N上の第1の導電膜108を選択的に除去するには、例えば、リソグラフィプロセスとウエットプロセスを用いて行う。このウエットプロセスは、例えば、過酸化水素水を用いたウエットエッチングである。
【0038】
[図10]
表面が平坦化された領域NおよびP(全面)上に第2の導電膜109を形成する。第2の導電膜109の下地は平坦化されているので、第2の導電膜109の表面は平坦となる。すなわち、従来の技術では、領域Nと領域Pとでは第2の導電膜109の高さは異なってしまうが、本実施形態では、領域Nと領域Pとは第2の導電膜109の高さは揃う。ここでは、第2の導電膜109は、タングステンシリコンナイトライド(WSiN)膜とする。WSiN膜は、シリコンの伝導帯に近い仕事関数を有する。
【0039】
[図11]
レジストパターン(不図示)を形成し、このレジストパターンをマスクに用い、例えば、RIEプロセスにより、第1の導電膜108および第2の導電膜109を加工することで、領域Nには第1の導電膜108からなる単層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とからなる積層構造のゲート電極を形成する。
【0040】
[図12]
周知のイオン注入およびアニールを用いてソース/ドレイン領域110を形成し、PチャネルMISFET(第1導電型MISFET)およびNチャネルMISFET(第2導電型MISFET)を完成させる。
【0041】
この後は、全面を覆うようにシリコン酸化膜などの層間絶縁膜をCVDプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【0042】
以上述べた本実施形態の製造方法によれば、第1の主面を有する半導体領域を含む領域P(第1の領域)と、第2の主面を有する半導体領域を含む領域N(第2の領域)とを備え、前記第1の主面が前記第2の主面よりも低い、シリコン基板100(半導体基板)と、領域P内に設けられ、第1のゲート電極108,109を含むPチャネルMISFET(第1導電型MISFET)と、領域N内に設けられ、第2のゲート電極109を含むNチャネルMISFET(第2導電型MISFET)であって、第2のゲート電極109の上面と第1のゲート電極108,109の上面とが同じ高さになるように、第2のゲート電極109の厚さは第1のゲート電極108,109の厚さよりも薄くなっているNチャネルMISFETとを具備してなることを特徴とする半導体装置を実現できる。
【0043】
そして、本実施形態の製造方法によれば、ゲート電極膜108,109のゲート加工時には、ゲート電極膜108,109の上面が平坦化されている。そのため、PチャネルとNチャネルとでゲート電極の厚さが異なるCMISFET構造を形成するに際して、ゲート加工時(図11)のリソグラフィのプロセスマージンの低下を抑制できる。これにより、PチャネルおよびNチャネルのMISFETのそれぞれの素子特性を最適化するために、領域Pおよび領域Nにそれぞれ所望通りの寸法(厚さ)を有するゲート電極108,109およびゲート電極109を形成することが可能となる。
【0044】
特に、シリコン基板100が第1および第2の主面よりも高さが低い第3の主面を有する第3の領域をさらに含む場合、つまり、背景技術で述べたように、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成し、ゲート電極の高低差に主面の高低差を加えた高低差が基板面内に生じる場合には、リソグラフィプロセスのマージンがより一層小さくなるので、本実施形態の効果はより顕著となる。マルチオキサイドプロセスを用いた場合、例えば、第1および第2の領域のゲート絶縁膜107は追加酸化により形成された厚いゲート酸化膜となり、第3の領域のゲート酸化膜は薄いゲート酸化膜となる。
【0045】
(第2の実施形態)
図13および図14は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付し、詳細な説明は省略する。
【0046】
第1の実施形態では、領域Nが単層ゲート電極構造、P領域が2層ゲート電極構造の場合について説明したが、本実施形態では、領域Nが2層ゲート電極構造、P領域が3層ゲート電極構造の場合について説明する。
【0047】
まず、第1の実施形態の図1−図10の工程を行う。
【0048】
[図13]
第2の導電膜109上に第3の導電膜210を形成する。
【0049】
第3の導電膜210は、第1および第2の導電膜108,109とは異なる金属を主成分とする導電膜であり、例えば、タングステン膜(W膜)である。
【0050】
[図14]
第1−第3の導電膜108,109,210をゲート加工し、領域Nには第2および第3の導電膜109,210からなる2層構造のゲート電極を形成し、領域Pには第1−第3の導電膜108,109,210からなる3層構造のゲート電極を形成する。
【0051】
本実施形態でも第1の実施形態と同様の効果が得られる。また、本実施形態によれば以下の効果もさらに得られる。すなわち、第3の導電膜210として、第1の導電膜108(例えば、WN膜)および第2の導電膜109(例えばWSiN膜)よりも低抵抗の導電膜(例えば、W膜)を用いることで、ゲート配線抵抗の低減化を図れる。
【0052】
(第3の実施形態)
図15および図16は、第3の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0053】
本実施形態が第3の実施形態と異なる点は、最上層のゲート電極膜として半導体膜を用いたことにある。
【0054】
まず、第1の実施形態の図1−図10の工程を行う。
【0055】
[図15]
第2の導電膜109上に半導体膜211を形成する。ここでは、半導体膜211は非晶質のシリコン膜である。
【0056】
[図16]
第1の導電膜108、第2の導電膜109およびシリコン膜211をゲート加工し、領域Nには第2の導電膜109とシリコン膜211とからなる2層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とシリコン膜211とからなる3層構造のゲート電極を形成することにある。非晶質のシリコン膜211はしかる後に多結晶化される。例えば、非晶質のシリコン膜211は、ソース/ドレイン領域を形成する時のアニールにより結晶化される。また、ゲート加工後に、非晶質のシリコン膜211の結晶化を目的とするアニールを行っても構わない。
【0057】
本実施形態でも第1の実施形態と同様の効果が得られる。
【0058】
また、本実施形態によれば以下の効果もさらに得られる。すなわち、図16の工程後にサリサイドプロセスを行い、領域Nおよび領域Pのシリコン膜211を金属シリサイド膜に変えることにより、ゲート配線抵抗の低減化を図れるようになる。
【0059】
上記サリサイドプロセスは、ゲート側壁となる絶縁膜(例えば、シリコン窒化膜)を全面に堆積する工程と、異方性エッチング(例えば、RIE)により上記絶縁膜をエッチバックし、領域Nのゲート電極109,211および領域Pのゲート電極108,109,211の側壁に上記ゲート側壁を選択的に形成する工程と、上記ゲート側壁およびゲート電極211をマスクにしてソース/ドレイン領域を形成するための不純物のイオン注入を行う工程と、全面に高融点金属膜(例えば、モリブデン膜、コバルト膜またはタングステン膜)を形成する工程、加熱処理により、シリコン膜211と上記高融点金属膜とを反応させ、シリコン膜211を金属シリサイド膜に変える工程とを含む。
【0060】
(第4の実施形態)
図17および図18は、第4の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0061】
第1の実施形態では、領域Nが単層ゲート電極構造、領域Pが2層ゲート電極構造の場合について説明したが、本実施形態では、領域NおよびP領域がともに単層ゲート電極構造の場合について説明する。
【0062】
まず、第1の実施形態の図1−図7の工程を行う。
【0063】
[図17]
リソグラフィプロセスとエッチングプロセスを用いて、領域P内に第1の導電膜108を選択的に形成する。その後、リソグラフィプロセスとエッチングプロセスを用いて、領域N内に第2の導電膜109を選択的に形成する。この時、第1の導電膜108と第2の導電膜109との高さが揃うように、第2の導電膜109をエッチングする。
【0064】
[図18]
図示しないレジストをマスクに用いて第1および第2の導電膜108,109をエッチングし(ゲート加工)、領域Nには第2の導電膜109からなる単層のゲート電極を形成し、領域Pには第1の導電膜108からなる単層のゲート電極を形成する。
【0065】
本実施形態でも第1の実施形態と同様の効果が得られる。
【0066】
(第5の実施形態)
図19−図28は、第4の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態が第1−第4の実施形態と異なる点は、領域Pのチャネル領域がシリコンゲルマニウム(SiGe)で構成されていることにある。領域Nのチャネル領域は、第1−第4の実施形態と同様に、シリコンで構成されている。
【0067】
[図19]
第1の実施形態で説明した図1−図3の工程を行い、その後、図4の工程で説明したように、レジストパターン105をマスクに用いてシリコン窒化膜104をエッチングし、領域P上のシリコン窒化膜104を選択的に除去する。
【0068】
[図20]
レジストパターン105をマスクに用いてRIEプロセスによりシリコン基板100をエッチングし、領域Pの露出したシリコン基板100の表面を所定の厚さHだけ選択的に除去する。
【0069】
[図21]
レジストパターン105を除去した後、酸化プロセスにより、領域Pのシリコン基板100の露出表面にシリコン酸化膜106aを選択的に形成する。
【0070】
上記酸化プロセスは、例えば、ドライ酸化である。
【0071】
ここで、上記酸化プロセスで消費されるシリコン基板100の厚さがIとなるように酸化量を調節し、シリコン酸化膜106aを厚さがJとなるように形成する。
【0072】
[図22]
領域Pのシリコン酸化膜106aおよび素子分離絶縁膜(シリコン酸化膜)103を厚さJだけ除去する。これにより、領域Pのシリコン基板100の主面の高さが、領域Nのシリコン基板100の主面の高さよりもH+Iだけ低くなる。以下、このH+Iだけ高さが低くなった部分を領域Pの凹部という。上記のシリコン酸化膜106および素子分離絶縁膜103の除去は、例えば、フッ酸によるウエットエッチング法を用いて行う。
【0073】
[図23]
選択エピタキシャル成長法により、露出している領域Pのシリコン基板100上に選択的にSiGe層300を厚さH+I−Jだけ成長させる。
【0074】
[図24]
ウエットエッチングにより領域Nに形成されているハードマスク104を除去し、その後、CVD(Chemical Vapor Deposition)プロセスにより、シリコン基板100およびSiGe層300の上にゲート絶縁膜107を形成する。
【0075】
[図25]
領域NおよびP上のゲート絶縁膜107上に、厚さJの第1の導電膜108を形成する。その結果、領域Pの凹部は第1の導電膜108で埋め込まれる。ここでは、第1の導電膜108は、WN膜とする。
【0076】
[図26]
領域N上の第1の導電膜108を選択的に除去する。領域Pの凹部は第1の導電膜108で埋め込まれているので、領域NおよびPの表面は平坦化される。
【0077】
[図27]
表面が平坦化された領域NおよびP(全面)上に第2の導電膜109を形成する。第2の導電膜109の下地は平坦化されているので、第2の導電膜109の表面は平坦となる。すなわち、従来の技術では、領域Nと領域Pとでは第2の導電膜109の高さは異なってしまうが、本実施形態では、領域Nと領域Pとでは第2の導電膜109の高さは揃う。ここでは、第2の導電膜109は、WSiN膜とする。
【0078】
[図28]
レジストパターン(不図示)を形成し、このレジストパターンをマスクに用い用いてRIEプロセスにより、第1の導電膜108および第2の導電膜109をエッチングし(ゲート加工)、領域Nには第1の導電膜108からなる単層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とからなる積層構造のゲート電極を形成する。
【0079】
この後は、第1の実施形態と同様に、周知のイオン注入およびアニールを用いてソース/ドレイン領域を形成し、全面を覆うようにシリコン酸化膜などの層間絶縁膜をCVDプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【0080】
以上述べたように本実施形態によれば、Nチャネル領域およびPチャネル領域の片方のみにSiGe層のような半導体層をゲート絶縁膜とシリコン基板との間に挿入する場合にも、挿入する半導体層の厚さに合わせてシリコン基板を掘り込む厚さを調整することにより、Nチャネル領域およびPチャネル領域のゲート電極の上面の高さを揃えることが可能となる。
【0081】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、第1導電型MISFETおよび第2導電型MISFETを含む半導体装置として、CMISFET構造を備えた半導体装置の場合について説明したが、本発明は、ゲート電極の厚さが異なるNチャネルおよびPチャネルのMISFETを備えた他の半導体装置にも適用可能である。
【0082】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0083】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【0084】
100…シリコン基板、101…ハードマスク、102…素子分離溝、103…素子分離絶縁膜、104…シリコン窒化膜、105…レジストパターン、106,106a…シリコン酸化膜、107…ゲート絶縁膜、108…第1の導電膜、109…第2の導電膜、110…ソース/ドレイン領域、210…第3の導電膜、211…半導体膜、300…SiGe層、P…第1の領域、N…第2の領域。
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に係わり、特に、ゲート電極の厚さが異なるNチャネルおよびPチャネルのMISFETを備えた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
CMISFET(Complementary Metal Insulator Semiconductor Field Transistor)構造を有する半導体装置において、特に、高誘電率ゲート絶縁膜/メタルゲートのゲートスタック構造を採用する場合には、NチャネルおよびPチャネルのMISFETのそれぞれにおいて最適な電気特性を得るために、NチャネルおよびPチャネルのMISFETで異なるゲート電極構造が用いられる。
【0003】
このようなゲート電極構造を形成するためのプロセスの一つとして、ゲートファーストプロセスが知られている(特許文献1)。しかしながら、従来のゲートファーストプロセスには、以下の問題がある。
【0004】
ゲートファーストプロセスでは、例えば、Pチャネル領域内には積層構造のゲート電極膜(第1のゲート電極膜)が形成され、Nチャネル領域内には単層構造のゲート電極膜(第2のゲート電極膜)が形成される。そのため、第1のゲート電極膜の上面と第2のゲート電極膜の上面との間には高低差が生じる。例えば、第1のゲート電極膜の上面は、第2のゲート電極膜の上面よりも、20−30nm程度高くなる。
【0005】
第1および第2のゲート電極膜を加工(ゲート加工)することで、Pチャネル領域内には積層構造のゲート電極が形成され、Nチャネル領域内には単層構造のゲート電極が形成される。
【0006】
しかしながら、このようなゲート電極膜の高低差は、ゲート加工時におけるリソグラフィプロセスのマージンを減少させる。特に、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成する場合、より一層、リソグラフィプロセスのマージンは減少する。以下、この点についてさらに説明する。
【0007】
上記のマルチオキサイドプロセスは、以下の工程(1)−(3)を含む。
【0008】
(1)熱酸化によって、第1の領域内のシリコン基板の表面(第1の主面)、および、第2の領域内のシリコン基板の表面(第2の主面)の上にゲート酸化膜を形成する。この工程では、同じ厚さのゲート酸化膜が第1および第2の主面上に形成される。
【0009】
ここでは、第1の領域の電源電圧は、第2の領域の電源電圧よりも高いとする。したがって、第1の領域上に形成するべきゲート酸化膜は、第2の領域上に形成するべきゲート酸化膜よりも高い耐圧が要求される。そのため、第1の領域上に形成するべきゲート酸化膜は、第2の領域上に形成するべきゲート酸化膜よりも厚い必要がある。
【0010】
(2)フォトリソグラフィおよびウエットエッチングによって、第2の領域内のゲート酸化膜を選択的に除去する。この時のウエットエッチングによって、第2の領域内のシリコン基板の表面(第2の主面)もエッチングされる。その結果、第2の領域内のシリコン基板の表面は、STI(Shallow Trench Isolation)のための素子分離絶縁膜の表面よりも、例えば、50−60nm程度低くなる。すなわち、第1の主面と第2の主面との間に、50−60nm程度の高低差が生じる。
【0011】
(3)熱酸化(追加酸化)によって、第1の領域内のシリコン基板の表面上に形成したゲート酸化膜の厚さを増加させるとともに、第2の領域内のシリコン基板の表面にゲート酸化膜を形成する。このようにすることで、第1の領域内には厚いゲート酸化膜を形成し、第2の領域内には薄いゲート酸化膜を形成することが可能となる。
【0012】
ここで、第1の領域内に、ゲート高さの異なるCMISFET構造を形成する場合、露光の対象となる基板面内には、ゲート電極の高低差(例えば20−30nm程度)に、主面の高低差(例えば50−60nm程度)を加えた、高低差(70−90nm程度)が生じることになる。したがって、マルチオキサイドプロセスを用いると、許容される焦点深度(例えば100nm程度)に近い高低差(70−90nm程度)が基板上に生じ、より一層、リソグラフィプロセスのマージンは減少する。
【0013】
以上述べたようなリソグラフィプロセスのマージンの減少によって、所望通りの寸法(厚さ)を有するゲート電極を形成することは困難となり、NチャネルおよびPチャネルのMISFETのそれぞれにおいて最適な電気特性を得ることは困難になる。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】特開2007−208260号公報
【発明の概要】
【発明が解決しようとする課題】
【0015】
本発明の目的は、厚さが異なるゲート電極を含む第1導電型および第2導電型のMISFETを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【0016】
本発明の一態様による半導体装置は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなることを特徴とする。
【0017】
本発明の一態様による半導体装置の製造方法は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、前記第1の領域内に、第1のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、前記第1および第2の領域内に、第2のゲート電極膜を形成する工程と、前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1および第2のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程とを含むことを特徴とする。
【0018】
本発明の他の態様による半導体装置の製造方法は、第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、前記第1の領域内に第1のゲート電極膜を選択的に形成することにより、前記第1の領域の表面を前記2の領域の表面よりも高くする工程と、前記第2の領域内に第2のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程とを含むことを特徴とする。
【発明の効果】
【0019】
本発明によれば、厚さが異なるゲート電極を含む第1導電型および第2導電型のMISFETを形成する際におけるリソグラフィのプロセスマージンの低下を抑制できる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【0020】
【図1】第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図2】図1に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図3】図2に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図4】図3に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図5】図4に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図6】図5に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図7】図6に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図8】図7に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図9】図8に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図10】図9に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図11】図10に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図12】図11に続く第1の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図13】第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図14】図13に続く第2の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図15】第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図16】図15に続く第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図17】第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図18】図17に続く第3の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図19】第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図20】図19に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図21】図20に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図22】図21に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図23】図22に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図24】図23に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図25】図24に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図26】図25に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図27】図26に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【図28】図27に続く第4の実施形態に係る半導体装置の製造方法を説明するための断面図。
【発明を実施するための形態】
【0021】
以下、図面を参照しながら実施形態を説明する。
【0022】
(第1の実施形態)
図1−図12は、第1の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0023】
[図1]
シリコン基板(半導体基板)100にはPチャネルMISFETが形成される領域P(第1の領域)と、NチャネルMISFETが形成される領域N(第2の領域)とが設けられている。シリコン基板100上に形成されたハードマスク101をマスクにして、RIE(Reactive Ion Etching)プロセスによりシリコン基板100をエッチングし、素子分離溝102を形成する。
【0024】
ハードマスク101は、例えば、以下のようにして形成される。
【0025】
シリコン基板100上にハードマスク101となる絶縁膜(例えば、シリコン窒化膜)を堆積し、この絶縁膜上に図示しないレジストを塗布し、リソグラフィプロセスにより上記レジストをパターニングしてレジストパターンを形成する。このレジストパターンをマスクにしてRIEプロセスにより上記絶縁膜をエッチングして、レジストパターンのパターンを上記絶縁膜に転写することで、ハードマスク101は形成される。
【0026】
ハードマスク101が形成された後も、上記RIEプロセスによるエッチングが続けられ、初めのうちはレジストパターン/ハードマスク101をマスクにしてシリコン基板100がエッチングされ、途中でレジストパターンが消滅してハードマスク101だけをマスクにしてシリコン基板100がエッチングされて、素子分離溝102は形成される。
【0027】
なお、エッチング条件によっては、エッチングの途中でレジストパターンが消滅せず、素子分離溝102の形成の後も残る場合がある。この場合、アッシング等の適切な方法により残ったレジストパターンを除去する。
【0028】
[図2]
ハードマスク101の開口部および素子分離溝102を埋め込むように、全面に素子分離絶縁膜103となる絶縁膜(例えばシリコン酸化膜)を堆積し、ハードマスク101をストッパーに用いてCMP(Chemical Mechanical Polishing)プロセスにより上記絶縁膜を研磨して表面を平坦化し、その後、フッ酸などの薬液を用いたウエットエッチング法により、ハードマスク101の開口部内の上記絶縁膜を除去する。このようにして素子分離溝102を素子分離絶縁膜103で埋め込んでなる素子分離(STI:Shallow Trench Isolation)構造が形成される。
【0029】
[図3]
ハードマスク101を除去し、ウェル領域(不図示)を形成した後、シリコン基板100上にシリコン窒化膜104を形成する。シリコン窒化膜104上にレジストパターン105を形成する。ハードマスク101の除去は、例えば、ウエットエッチング法を用いて行う。上記ウェルの形成は、イオン注入法を用いて行う。
【0030】
[図4]
レジストパターン105をマスクに用いて、RIEプロセスによりシリコン窒化膜104をエッチングして、領域P上のシリコン窒化膜104を選択的に除去し、さらに、RIEプロセスを続けて、シリコン窒化膜104を除去して露出したシリコン基板100の表面を所定の厚さCだけ選択的に除去する。
【0031】
[図5]
レジストパターン105を除去した後、酸化プロセスにより、領域Pのシリコン基板100の露出表面にシリコン酸化膜106を選択的に形成する。
【0032】
上記酸化プロセスは、例えば、ドライ酸化である。
【0033】
ここで、上記酸化プロセスで消費されるシリコン基板100の厚さがDとなるように酸化量を調節し、シリコン酸化膜106を厚さがEとなるように形成する。図4のRIEプロセス(エッチング工程)で除去されるシリコン基板の厚さCは、以下の関係式(式1)を満たすように調整する。
【0034】
C=E−D ・・・(1)
[図6]
領域Pのシリコン酸化膜106および素子分離絶縁膜(シリコン酸化膜)103を厚さEだけ除去する。これにより、領域Pのシリコン基板100の主面(第1の主面)の高さが、領域Nのシリコン基板100の主面(第2の主面)の高さよりもEだけ低くなる。以下、このEだけ高さが低くなった部分を領域Pの凹部という。上記のシリコン酸化膜106および素子分離絶縁膜103の除去は、例えば、フッ酸によるウエットエッチングにより行う。
【0035】
[図7]
ウエットエッチングにより、領域Nに形成されているハードマスク104を除去し、その後、CVD(Chemical Vapor Deposition)プロセスにより、シリコン基板100上に高誘電率のゲート絶縁膜107を形成する。ここでは、CVDプロセスによりゲート絶縁膜107を形成しているので、ゲート絶縁膜107は素子分離絶縁膜103上にも形成される。この素子分離絶縁膜103上のゲート絶縁膜107は必須ではない。また、高誘電率のゲート絶縁膜107は、例えば、ハフニウムを含むゲート絶縁膜である。高誘電率のゲート絶縁膜107とは、シリコン窒化膜(Si3 N4 )の誘電率よりも高い絶縁膜を意味している。なお、ゲート絶縁膜107は必ずしも高誘電率の絶縁膜である必要はなく、対象となるデバイスによって変わる。例えば、シリコン酸化膜の場合もある。
【0036】
[図8]
領域NおよびP上のゲート絶縁膜107上に、厚さEの第1の導電膜108を形成する。その結果、領域Pの凹部は第1の導電膜108で埋め込まれる。ここでは、第1の導電膜108は、タングステンナイトライド(WN)膜とする。WN膜は、シリコンの価電子帯に近い仕事関数を有する。
【0037】
[図9]
領域NおよびPの表面が平坦化されるように、領域N上の第1の導電膜108を選択的に除去する。領域Pの凹部のみ第1の導電膜108で埋め込まれる。領域N上の第1の導電膜108を選択的に除去するには、例えば、リソグラフィプロセスとウエットプロセスを用いて行う。このウエットプロセスは、例えば、過酸化水素水を用いたウエットエッチングである。
【0038】
[図10]
表面が平坦化された領域NおよびP(全面)上に第2の導電膜109を形成する。第2の導電膜109の下地は平坦化されているので、第2の導電膜109の表面は平坦となる。すなわち、従来の技術では、領域Nと領域Pとでは第2の導電膜109の高さは異なってしまうが、本実施形態では、領域Nと領域Pとは第2の導電膜109の高さは揃う。ここでは、第2の導電膜109は、タングステンシリコンナイトライド(WSiN)膜とする。WSiN膜は、シリコンの伝導帯に近い仕事関数を有する。
【0039】
[図11]
レジストパターン(不図示)を形成し、このレジストパターンをマスクに用い、例えば、RIEプロセスにより、第1の導電膜108および第2の導電膜109を加工することで、領域Nには第1の導電膜108からなる単層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とからなる積層構造のゲート電極を形成する。
【0040】
[図12]
周知のイオン注入およびアニールを用いてソース/ドレイン領域110を形成し、PチャネルMISFET(第1導電型MISFET)およびNチャネルMISFET(第2導電型MISFET)を完成させる。
【0041】
この後は、全面を覆うようにシリコン酸化膜などの層間絶縁膜をCVDプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【0042】
以上述べた本実施形態の製造方法によれば、第1の主面を有する半導体領域を含む領域P(第1の領域)と、第2の主面を有する半導体領域を含む領域N(第2の領域)とを備え、前記第1の主面が前記第2の主面よりも低い、シリコン基板100(半導体基板)と、領域P内に設けられ、第1のゲート電極108,109を含むPチャネルMISFET(第1導電型MISFET)と、領域N内に設けられ、第2のゲート電極109を含むNチャネルMISFET(第2導電型MISFET)であって、第2のゲート電極109の上面と第1のゲート電極108,109の上面とが同じ高さになるように、第2のゲート電極109の厚さは第1のゲート電極108,109の厚さよりも薄くなっているNチャネルMISFETとを具備してなることを特徴とする半導体装置を実現できる。
【0043】
そして、本実施形態の製造方法によれば、ゲート電極膜108,109のゲート加工時には、ゲート電極膜108,109の上面が平坦化されている。そのため、PチャネルとNチャネルとでゲート電極の厚さが異なるCMISFET構造を形成するに際して、ゲート加工時(図11)のリソグラフィのプロセスマージンの低下を抑制できる。これにより、PチャネルおよびNチャネルのMISFETのそれぞれの素子特性を最適化するために、領域Pおよび領域Nにそれぞれ所望通りの寸法(厚さ)を有するゲート電極108,109およびゲート電極109を形成することが可能となる。
【0044】
特に、シリコン基板100が第1および第2の主面よりも高さが低い第3の主面を有する第3の領域をさらに含む場合、つまり、背景技術で述べたように、膜厚の異なるゲート酸化膜をマルチオキサイドプロセスにより形成し、ゲート電極の高低差に主面の高低差を加えた高低差が基板面内に生じる場合には、リソグラフィプロセスのマージンがより一層小さくなるので、本実施形態の効果はより顕著となる。マルチオキサイドプロセスを用いた場合、例えば、第1および第2の領域のゲート絶縁膜107は追加酸化により形成された厚いゲート酸化膜となり、第3の領域のゲート酸化膜は薄いゲート酸化膜となる。
【0045】
(第2の実施形態)
図13および図14は、第2の実施形態に係る半導体装置の製造方法を説明するための断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付し、詳細な説明は省略する。
【0046】
第1の実施形態では、領域Nが単層ゲート電極構造、P領域が2層ゲート電極構造の場合について説明したが、本実施形態では、領域Nが2層ゲート電極構造、P領域が3層ゲート電極構造の場合について説明する。
【0047】
まず、第1の実施形態の図1−図10の工程を行う。
【0048】
[図13]
第2の導電膜109上に第3の導電膜210を形成する。
【0049】
第3の導電膜210は、第1および第2の導電膜108,109とは異なる金属を主成分とする導電膜であり、例えば、タングステン膜(W膜)である。
【0050】
[図14]
第1−第3の導電膜108,109,210をゲート加工し、領域Nには第2および第3の導電膜109,210からなる2層構造のゲート電極を形成し、領域Pには第1−第3の導電膜108,109,210からなる3層構造のゲート電極を形成する。
【0051】
本実施形態でも第1の実施形態と同様の効果が得られる。また、本実施形態によれば以下の効果もさらに得られる。すなわち、第3の導電膜210として、第1の導電膜108(例えば、WN膜)および第2の導電膜109(例えばWSiN膜)よりも低抵抗の導電膜(例えば、W膜)を用いることで、ゲート配線抵抗の低減化を図れる。
【0052】
(第3の実施形態)
図15および図16は、第3の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0053】
本実施形態が第3の実施形態と異なる点は、最上層のゲート電極膜として半導体膜を用いたことにある。
【0054】
まず、第1の実施形態の図1−図10の工程を行う。
【0055】
[図15]
第2の導電膜109上に半導体膜211を形成する。ここでは、半導体膜211は非晶質のシリコン膜である。
【0056】
[図16]
第1の導電膜108、第2の導電膜109およびシリコン膜211をゲート加工し、領域Nには第2の導電膜109とシリコン膜211とからなる2層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とシリコン膜211とからなる3層構造のゲート電極を形成することにある。非晶質のシリコン膜211はしかる後に多結晶化される。例えば、非晶質のシリコン膜211は、ソース/ドレイン領域を形成する時のアニールにより結晶化される。また、ゲート加工後に、非晶質のシリコン膜211の結晶化を目的とするアニールを行っても構わない。
【0057】
本実施形態でも第1の実施形態と同様の効果が得られる。
【0058】
また、本実施形態によれば以下の効果もさらに得られる。すなわち、図16の工程後にサリサイドプロセスを行い、領域Nおよび領域Pのシリコン膜211を金属シリサイド膜に変えることにより、ゲート配線抵抗の低減化を図れるようになる。
【0059】
上記サリサイドプロセスは、ゲート側壁となる絶縁膜(例えば、シリコン窒化膜)を全面に堆積する工程と、異方性エッチング(例えば、RIE)により上記絶縁膜をエッチバックし、領域Nのゲート電極109,211および領域Pのゲート電極108,109,211の側壁に上記ゲート側壁を選択的に形成する工程と、上記ゲート側壁およびゲート電極211をマスクにしてソース/ドレイン領域を形成するための不純物のイオン注入を行う工程と、全面に高融点金属膜(例えば、モリブデン膜、コバルト膜またはタングステン膜)を形成する工程、加熱処理により、シリコン膜211と上記高融点金属膜とを反応させ、シリコン膜211を金属シリサイド膜に変える工程とを含む。
【0060】
(第4の実施形態)
図17および図18は、第4の実施形態に係る半導体装置の製造方法を説明するための断面図である。
【0061】
第1の実施形態では、領域Nが単層ゲート電極構造、領域Pが2層ゲート電極構造の場合について説明したが、本実施形態では、領域NおよびP領域がともに単層ゲート電極構造の場合について説明する。
【0062】
まず、第1の実施形態の図1−図7の工程を行う。
【0063】
[図17]
リソグラフィプロセスとエッチングプロセスを用いて、領域P内に第1の導電膜108を選択的に形成する。その後、リソグラフィプロセスとエッチングプロセスを用いて、領域N内に第2の導電膜109を選択的に形成する。この時、第1の導電膜108と第2の導電膜109との高さが揃うように、第2の導電膜109をエッチングする。
【0064】
[図18]
図示しないレジストをマスクに用いて第1および第2の導電膜108,109をエッチングし(ゲート加工)、領域Nには第2の導電膜109からなる単層のゲート電極を形成し、領域Pには第1の導電膜108からなる単層のゲート電極を形成する。
【0065】
本実施形態でも第1の実施形態と同様の効果が得られる。
【0066】
(第5の実施形態)
図19−図28は、第4の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態が第1−第4の実施形態と異なる点は、領域Pのチャネル領域がシリコンゲルマニウム(SiGe)で構成されていることにある。領域Nのチャネル領域は、第1−第4の実施形態と同様に、シリコンで構成されている。
【0067】
[図19]
第1の実施形態で説明した図1−図3の工程を行い、その後、図4の工程で説明したように、レジストパターン105をマスクに用いてシリコン窒化膜104をエッチングし、領域P上のシリコン窒化膜104を選択的に除去する。
【0068】
[図20]
レジストパターン105をマスクに用いてRIEプロセスによりシリコン基板100をエッチングし、領域Pの露出したシリコン基板100の表面を所定の厚さHだけ選択的に除去する。
【0069】
[図21]
レジストパターン105を除去した後、酸化プロセスにより、領域Pのシリコン基板100の露出表面にシリコン酸化膜106aを選択的に形成する。
【0070】
上記酸化プロセスは、例えば、ドライ酸化である。
【0071】
ここで、上記酸化プロセスで消費されるシリコン基板100の厚さがIとなるように酸化量を調節し、シリコン酸化膜106aを厚さがJとなるように形成する。
【0072】
[図22]
領域Pのシリコン酸化膜106aおよび素子分離絶縁膜(シリコン酸化膜)103を厚さJだけ除去する。これにより、領域Pのシリコン基板100の主面の高さが、領域Nのシリコン基板100の主面の高さよりもH+Iだけ低くなる。以下、このH+Iだけ高さが低くなった部分を領域Pの凹部という。上記のシリコン酸化膜106および素子分離絶縁膜103の除去は、例えば、フッ酸によるウエットエッチング法を用いて行う。
【0073】
[図23]
選択エピタキシャル成長法により、露出している領域Pのシリコン基板100上に選択的にSiGe層300を厚さH+I−Jだけ成長させる。
【0074】
[図24]
ウエットエッチングにより領域Nに形成されているハードマスク104を除去し、その後、CVD(Chemical Vapor Deposition)プロセスにより、シリコン基板100およびSiGe層300の上にゲート絶縁膜107を形成する。
【0075】
[図25]
領域NおよびP上のゲート絶縁膜107上に、厚さJの第1の導電膜108を形成する。その結果、領域Pの凹部は第1の導電膜108で埋め込まれる。ここでは、第1の導電膜108は、WN膜とする。
【0076】
[図26]
領域N上の第1の導電膜108を選択的に除去する。領域Pの凹部は第1の導電膜108で埋め込まれているので、領域NおよびPの表面は平坦化される。
【0077】
[図27]
表面が平坦化された領域NおよびP(全面)上に第2の導電膜109を形成する。第2の導電膜109の下地は平坦化されているので、第2の導電膜109の表面は平坦となる。すなわち、従来の技術では、領域Nと領域Pとでは第2の導電膜109の高さは異なってしまうが、本実施形態では、領域Nと領域Pとでは第2の導電膜109の高さは揃う。ここでは、第2の導電膜109は、WSiN膜とする。
【0078】
[図28]
レジストパターン(不図示)を形成し、このレジストパターンをマスクに用い用いてRIEプロセスにより、第1の導電膜108および第2の導電膜109をエッチングし(ゲート加工)、領域Nには第1の導電膜108からなる単層構造のゲート電極を形成し、領域Pには第1の導電膜108と第2の導電膜109とからなる積層構造のゲート電極を形成する。
【0079】
この後は、第1の実施形態と同様に、周知のイオン注入およびアニールを用いてソース/ドレイン領域を形成し、全面を覆うようにシリコン酸化膜などの層間絶縁膜をCVDプロセスにより形成する工程、配線を形成する工程などの、周知の方法による周知の工程を経て、半導体装置が完成する。
【0080】
以上述べたように本実施形態によれば、Nチャネル領域およびPチャネル領域の片方のみにSiGe層のような半導体層をゲート絶縁膜とシリコン基板との間に挿入する場合にも、挿入する半導体層の厚さに合わせてシリコン基板を掘り込む厚さを調整することにより、Nチャネル領域およびPチャネル領域のゲート電極の上面の高さを揃えることが可能となる。
【0081】
なお、本発明は上記実施形態に限定されるものではない。例えば、上記実施形態では、第1導電型MISFETおよび第2導電型MISFETを含む半導体装置として、CMISFET構造を備えた半導体装置の場合について説明したが、本発明は、ゲート電極の厚さが異なるNチャネルおよびPチャネルのMISFETを備えた他の半導体装置にも適用可能である。
【0082】
また、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【0083】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【符号の説明】
【0084】
100…シリコン基板、101…ハードマスク、102…素子分離溝、103…素子分離絶縁膜、104…シリコン窒化膜、105…レジストパターン、106,106a…シリコン酸化膜、107…ゲート絶縁膜、108…第1の導電膜、109…第2の導電膜、110…ソース/ドレイン領域、210…第3の導電膜、211…半導体膜、300…SiGe層、P…第1の領域、N…第2の領域。
【特許請求の範囲】
【請求項1】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETと
を具備してなることを特徴とする半導体装置。
【請求項2】
前記第1および第2のゲート電極の少なくとも一方は、多層膜で構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1および第2のゲート電極はそれぞれ多層膜で構成され、かつ、前記第1のゲート電極を構成する多層膜の数と、前記第2のゲート電極を構成する多層膜の数とが異なることを特徴する請求項1に記載の半導体装置。
【請求項4】
前記第1および第2のゲート電極はそれぞれ単層膜で構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1のゲート電極と前記第2のゲート電極とは材料が異なることを特徴する請求項1ないし4のいずれ1項に記載の半導体装置。
【請求項6】
前記第1および第2のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記第1および第2のゲート電極の少なくとも一方は、前記ゲート絶縁膜と接する、金属で構成された導電膜を含むことを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。
【請求項7】
前記第1および第2のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記ゲート絶縁膜はシリコン窒化膜よりも誘電率が高いことを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1のゲート電極下に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と前記第1の主面との間に設けられ、前記半導体基板を構成する半導体と異なる半導体で構成された半導体層と
をさらに具備することを特徴とする請求項1ないし7のいずれか1項に記載の半導体装置。
【請求項9】
前記半導体基板は、前記第1および第2の主面よりも高さが低い第3の主面を有する第3の領域をさらに含むことを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。
【請求項10】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、
前記第1の領域内に、第1のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、
前記第1および第2の領域内に、第2のゲート電極膜を形成する工程と、
前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1および第2のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項11】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、
前記第1の領域内に第1のゲート電極膜を選択的に形成することにより、前記第1の領域の表面を前記2の領域の表面よりも高くする工程と、
前記第2の領域内に第2のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、
前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項12】
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程の後、かつ、前記第1および第2のゲート電極膜を形成する前に、前記第1の領域内に半導体層を形成する工程をさらに含み、前記半導体層を構成する半導体が前記第1の領域の前記半導体領域を構成する半導体と異なることを特徴とする請求項10または11に記載の半導体装置の製造方法。
【請求項1】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETと
を具備してなることを特徴とする半導体装置。
【請求項2】
前記第1および第2のゲート電極の少なくとも一方は、多層膜で構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1および第2のゲート電極はそれぞれ多層膜で構成され、かつ、前記第1のゲート電極を構成する多層膜の数と、前記第2のゲート電極を構成する多層膜の数とが異なることを特徴する請求項1に記載の半導体装置。
【請求項4】
前記第1および第2のゲート電極はそれぞれ単層膜で構成されていることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1のゲート電極と前記第2のゲート電極とは材料が異なることを特徴する請求項1ないし4のいずれ1項に記載の半導体装置。
【請求項6】
前記第1および第2のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記第1および第2のゲート電極の少なくとも一方は、前記ゲート絶縁膜と接する、金属で構成された導電膜を含むことを特徴とする請求項1ないし5のいずれか1項に記載の半導体装置。
【請求項7】
前記第1および第2のゲート電極下に設けられたゲート絶縁膜をさらに具備し、かつ、前記ゲート絶縁膜はシリコン窒化膜よりも誘電率が高いことを特徴とする請求項1ないし6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1のゲート電極下に設けられたゲート絶縁膜と、
前記ゲート絶縁膜と前記第1の主面との間に設けられ、前記半導体基板を構成する半導体と異なる半導体で構成された半導体層と
をさらに具備することを特徴とする請求項1ないし7のいずれか1項に記載の半導体装置。
【請求項9】
前記半導体基板は、前記第1および第2の主面よりも高さが低い第3の主面を有する第3の領域をさらに含むことを特徴とする請求項1ないし8のいずれか1項に記載の半導体装置。
【請求項10】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、
前記第1の領域内に、第1のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、
前記第1および第2の領域内に、第2のゲート電極膜を形成する工程と、
前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1および第2のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項11】
第1の主面を有する半導体領域を含む第1の領域と、第2の主面を有する半導体領域を含む第2の領域とを備え、前記第1の主面が前記第2の主面よりも低い、半導体基板と、
前記第1の領域内に設けられ、第1のゲート電極を含む第1導電型MISFETと、
前記第2の領域内に設けられ、第2のゲート電極を含む第2導電型MISFETであって、前記第2のゲート電極の上面と前記第1のゲート電極の上面とが同じ高さになるように、前記第2のゲート電極の厚さは前記第1のゲート電極の厚さよりも薄くなっている前記第2導電型MISFETとを具備してなる半導体装置の製造方法であって、
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程と、
前記第1の領域内に第1のゲート電極膜を選択的に形成することにより、前記第1の領域の表面を前記2の領域の表面よりも高くする工程と、
前記第2の領域内に第2のゲート電極膜を選択的に形成することにより、前記第1および第2の領域の表面を平坦化する工程と、
前記第1および第2のゲート電極膜を加工することにより、前記第1の領域内には前記第1のゲート電極膜で構成された前記第1のゲート電極を形成し、前記第2の領域内には前記第2のゲート電極膜で構成された前記第2のゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項12】
前記第1の領域の前記半導体基板の表面を選択的にエッチングすることにより、前記第2の主面よりも高さ低い前記第1の主面を形成する工程の後、かつ、前記第1および第2のゲート電極膜を形成する前に、前記第1の領域内に半導体層を形成する工程をさらに含み、前記半導体層を構成する半導体が前記第1の領域の前記半導体領域を構成する半導体と異なることを特徴とする請求項10または11に記載の半導体装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図2】
【図3】
【図4】
【図5】
【図6】
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【図11】
【図12】
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【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【公開番号】特開2011−40578(P2011−40578A)
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願番号】特願2009−186780(P2009−186780)
【出願日】平成21年8月11日(2009.8.11)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願日】平成21年8月11日(2009.8.11)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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