半導体装置及びその製造方法
【課題】ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用し、且つゲート絶縁膜におけるダメージ発生を防止でき、素子特性の向上及びしきい値制御性の向上をはかる。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。
【解決手段】ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置において、Ｓｉ基板２０２上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層２０５と、第１のＳｉＧｅ層２０５上にゲート絶縁膜２０６を介して形成されたゲート電極２０８と、ｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つチャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層２１４と、第１のＳｉＧｅ層２０５と第２のＳｉＧｅ層２１４とを分離するように、基板の表面部でＳｉＧｅ層２０５，２１４間に挿入されたＳｉ層２２２とを備えた。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、Ｓｉ基板を用いた電界効果トランジスタ（ＭＯＳＦＥＴ）において、チャネル部にＳｉＧｅを用いることによって電子或いは正孔の移動度を増加させ、トランジスタの特性を向上させる技術が注目されている。特に、ＨＰ３２世代以降ではメタルゲートの導入が検討されており、ｐＭＯＳＦＥＴのしきい値（Ｖth）制御の観点から、チャネル部にＳｉＧｅ（ｃＳｉＧｅ）を適用することが有望視されている（例えば、特許文献１参照）。
【０００３】
一方、ＨＰ６５ｎｍ世代以降のｐＭＯＳＦＥＴの性能向上施策として、ソース・ドレイン領域に埋め込みＳｉＧｅ（ｅＳｉＧｅ）を形成する技術が用いられている（例えば、特許文献２参照）。この方法では、ｅＳｉＧｅの形成によりチャネル部に圧縮歪みを与えることによって、正孔の移動度の向上をはかることができる。そしてこの場合、チャネル部に与える歪みをより大きくするために、ｅＳｉＧｅのチャネル側の端部を基板表面よりも深い位置でチャネル側に突出させる構造、いわゆるΣ形状を採用するのが有効であると考えられている。
【０００４】
上記２つの技術を組み合わせ構造により更なるトランジスタ特性を向上させることが考えられる。しかしながら、この構造の半導体装置においては、ゲート絶縁膜にダメージが発生して特性が劣化する問題やＶthが所望値からずれる問題を招いた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６６３９６号公報
【特許文献２】特開２００７−２５８６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用することができ、且つゲート絶縁膜におけるダメージ発生を防止することができ、素子特性の向上及びしきい値制御性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置は、Ｓｉ基板上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上にゲート絶縁膜を介して形成されたゲート電極と、前記基板のｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つ前記チャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層と、前記第１のＳｉＧｅ層と第２のＳｉＧｅ層とを分離するように、前記基板の表面部で前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に挿入されたＳｉ層と、を具備してなることを特徴とする。
【０００８】
また、本発明の他の実施態様に係わる半導体装置の製造方法は、Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面にオフセットスペーサを形成する工程と、前記ゲート電極及びオフセットスペーサを含むゲート部をマスクに用い、前記第１のＳｉＧｅ層を選択的にエッチングする工程と、前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、前記Ｓｉ層の形成後に、前記ゲート部の側壁面に側壁絶縁膜を形成する工程と、前記ゲート部及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の更に他の実施態様に係わる半導体装置の製造方法は、Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに用い、前記第１のＳｉＧｅ層をエッチングすると共に、該ＳｉＧｅ層の前記側壁絶縁膜下の領域の一部をエッチングする工程と、前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用した構造において、ゲート絶縁膜におけるダメージ発生を防止することができ、素子特性の向上及びしきい値制御性の向上をはかることができる。また、ｅＳｉＧｅのΣ形状を形成するためのエッチングを行ったとしても、ｃＳｉＧｅ層のエッチング及びゲート絶縁膜のダメージ発生を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の比較例に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図。
【図２】図１の半導体装置の製造工程を示す断面図。
【図３】図１の半導体装置の製造工程を示す断面図。
【図４】図１の半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図。
【図６】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第４の実施形態に係わる半導体装置の要部構成及びＳｉ層におけるＧｅ濃度を示す図。
【発明を実施するための形態】
【００１２】
発明の実施形態を説明する前に、比較例としてチャネル及びソース・ドレイン領域にＳｉＧｅを用いたＣ−ＭＯＳ構造の半導体装置の素子構造及びその製造方法をそれぞれ図１及び図２から図４を用いて説明する。
【００１３】
図１中の１０はｎＭＯＳトランジスタ形成領域（ｎＭＯＳ領域）、２０はｐＭＯＳトランジスタ形成領域（ｐＭＯＳ領域）、１０１は素子分離領域、１０２はＳｉ基板、１０５はｃＳｉＧｅ層、１０６はゲート絶縁膜、１０７はゲートメタル、１０８はａ−Ｓｉからなるゲート電極、１１０はシリコン窒化膜（オフセットスペーサ）、１１１はシリコン酸化膜（側壁絶縁膜）、１１２はシリコン窒化膜（側壁絶縁膜）、１１４はｅＳｉＧｅ層、１１５はＮｉＳｉ層、１１６はコンタクトエッチストップ膜、１１７は層間絶縁膜、１１８はコンタクトプラグ、１１９はメタル配線、１２０は表面保護膜である。
【００１４】
図１のように、ｐＭＯＳのチャネル部にｃＳｉＧｅ層１０５が形成され、ソース・ドレイン領域にｅＳｉＧｅ層１１４が形成されている。そして、ｅＳｉＧｅ層１１４のチャネル側は基板表面よりも深い位置でチャネル側が凸となる、所謂Σ形状となっている。
【００１５】
上記の半導体装置は、以下の図２〜図４に示す工程により製造される。
【００１６】
まず、図２（ａ）に示すように、素子分離領域１０１が形成されたＳｉ基板１０２に対して、全面に第１のシリコン酸化膜１０３を堆積させる。次いで、図２（ｂ）に示すように、ｎＭＯＳ領域１０を第１のレジスト１０４で被覆して、ウェットエッチングによりｐＭＯＳ領域２０の第１のシリコン酸化膜１０３を除去する。次いで、図２（ｃ）に示すように、第１のレジスト１０４を除去した後、ｐＭＯＳ領域２０のみにＳｉＧｅを堆積させてｃＳｉＧｅ層１０５を形成する。その後、ｎＭＯＳ領域１０のレジスト１０４及びシリコン酸化膜１０３を除去する。次いで、図２（ｄ）に示すように、ゲート絶縁膜１０６、ゲートメタル１０７とａ−Ｓｉ膜１０８を堆積させ、さらに第１のシリコン窒化膜１０９を堆積する。
【００１７】
次いで、図３（ｅ）に示すように、リソグラフィ法によりゲート電極をパターニングし、ドライエッチングにより第１のシリコン窒化膜１０９、アモルファスシリコン膜１０８、メタル１０７、ゲート絶縁膜１０６を加工する。次いで、第２のシリコン窒化膜を堆積させ、ドライエッチングにより加工して、図３（ｆ）に示すようにオフセットスペーサ１１０を形成する。続いて、イオン注入法により不純物を導入し、エクステンション領域（図示せず）を形成する。次いで、図３（ｇ）に示すように、第２のシリコン酸化膜１１１、第３のシリコン窒化膜１１２を連続して堆積した後、ｎＭＯＳ領域１０を第２のレジスト１１３で被覆した状態で、ドライエッチングによりｐＭＯＳ領域２０の第２のシリコン酸化膜１１１及び第３のシリコン窒化膜１１２を側壁絶縁膜の形状に加工する。次いで、図３（ｈ）に示すように、ｐＭＯＳのソース・ドレイン領域でＳｉＧｅを埋め込みたい領域のＳｉ基板１０２を掘り込んだ後、第２のレジスト１１３を除去する。
【００１８】
この状態で、例えばトリメチル・アンモニウム・ヒドロキシド（ＴＨＡＨ）のようなＳｉを侵食するアルカリ系のウェット処理を行うと、Ｓｉの（１１１）面が優先的に侵食されるので、図４（ｉ）に見られるような、ゲート領域下でよりエッチングされた凸状の形状、所謂Σ形状が得られる。このとき、ｃＳｉＧｅがある場合はＳｉよりもＳｉＧｅのほうがウェットのエッチレートが高いため、ＭＯＳトランジスタの性能向上の観点から必要となるエッチング量の処理を行うと、最悪エクステンション領域のみならずチャネル部のＳｉＧｅまで除去されてしまう。
【００１９】
図４（ｊ）にｃＳｉＧｅ層１０５のチャネル部の一部が除去された状態を示す。ｃＳｉＧｅ層１０５の除去によりゲート絶縁膜１０６が露出されるため、ゲート絶縁膜１０６がエッチングによるダメージを受けることになる。これは、素子特性の劣化を招く大きな要因となる。また、この状態で選択成長によりｐＭＯＳのソース・ドレイン領域にＳｉＧｅ層１１４を形成すると、図４（ｋ）に示すように、チャネル部の一部にＶth制御の観点から所望としているＧｅ濃度と異なるＳｉＧｅ層１１４が形成されることとなる。
【００２０】
次いで、図４（ｌ）に示すように、ｐＭＯＳ領域２０を第３のレジスト（図示せず）で被覆した状態で、ｎＭＯＳ領域１０の第２のシリコン酸化膜１１１及び第３のシリコン窒化膜１１２をドライエッチングにより加工して、ｎＭＯＳのサイドウォールスペーサを形成する。続いて、第３のレジストを除去し、さらにドライエッチングによりゲート電極１０８上の第１のシリコン窒化膜１０９を除去する。
【００２１】
そして、イオン注入法により不純物を導入してソース・ドレイン領域（図示せず）を形成し、ソース・ドレイン上及びゲート電極上にＮｉＳｉ層１１５を自己整合的に形成し、引き続きコンタクトエッチストップ膜１１６、層間絶縁膜１１７、コンタクトプラグ１１８、メタル配線１１９、表面保護膜１２０を形成することにより、前記図１に示す構造が実現される。
【００２２】
このように、ｐＭＯＳＦＥＴのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置においては、Σ形状のｅＳｉＧｅ形成のためにＳｉ基板１０２をエッチングして溝を設ける必要があるが、一般にＳｉよりもＳｉＧｅの方がエッチングされやすいので、Ｓｉ基板１０２のエッチング時にｃＳｉＧｅ層１０５がエッチングされてしまう。このため、ゲート絶縁膜１０６が露出してしまい、ゲート絶縁膜１０６にダメージが発生する。また、Ｓｉ基板１０２のエッチング時にｃＳｉＧｅ層１０５がエッチングされるため、この部分にＶth制御の観点から所望としているＧｅ濃度と異なるＳｉＧｅ層１１４が形成されることになり、これがＶth制御性を低下させる要因となる。
【００２３】
本発明は、上記問題を解決すべく成されたものであり、以下、本発明の詳細を図示の実施形態によって説明する。
【００２４】
（第１の実施形態）
図５は、本発明の第１の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図である。なお、図２中の２０１〜２２０は図１中の１０１〜２２０に対応している。
【００２５】
素子分離領域２０１が形成されたＳｉ基板２０２にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴが形成されている。ｎＭＯＳ領域１０では、基板２０２上にゲート絶縁膜２０６を介してゲートメタル２０７及びａ−Ｓｉからなるゲート電極２０８が形成されている。ゲート電極２０８の側壁面にシリコン窒化膜からなるオフセットスペーサ２１０が形成され、その側面にシリコン酸化膜２１１及びシリコン窒化膜２１２からなる側壁絶縁膜が形成されている。また、ゲート部の両側にエクステンション領域２２５とソース・ドレイン領域２２６が形成されている。
【００２６】
ｐＭＯＳ領域２０では、Ｓｉ基板２０２上のチャネルとなる領域にｃＳｉＧｅ層（第１のＳｉＧｅ層）２０５が形成され、ｃＳｉＧｅ層２０５上にゲート絶縁膜２０６を介してゲートメタル２０６及びａ−Ｓｉからなるゲート電極２０８が形成されている。ゲート電極２０８の上側壁面及びシリコン基板上にはシリコン酸化膜２１１が形成される。さらに、このシリコン酸化膜２１１の側面にシリコン窒化からなるオフセットスペーサ２１０が形成され、その上側面及びシリコン基板上にはシリコン酸化膜２１１が形成される。さらに、このシリコン酸化膜２１１の側面にシリコン窒化膜２１２からなる側壁絶縁膜が形成されている。ソース・ドレイン領域にはΣ形状を有するｅＳｉＧｅ層（第２のＳｉＧｅ層）２１４が埋め込み形成されており、シリコン基板表面より高く埋め込まれている。そして、ｃＳｉＧｅ層２０５とｅＳｉＧｅ層２１４との間及びシリコン酸化膜２１１の下にＳｉ層２２２が挿入されている。
【００２７】
ｎＭＯＳ領域１０及びｐＭＯＳ領域２０のそれぞれにおいて、ソース・ドレイン領域及びゲート電極上にＮｉＳｉ等のシリサイド層２１５が形成されている。
【００２８】
これらの各層を形成した基板表面には、コンタクトエッチストップ層２１６及び層間絶縁膜２１７が形成されている。層間絶縁膜２１７及びコンタクトエッチストップ層２１６にコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ２１８が埋め込み形成されている。そして、層間絶縁膜２１７上にメタル配線層２１９が形成され、メタル配線２１９を覆うように層間絶縁膜２１７上に表面保護膜２２０が形成されている。
【００２９】
このように、本実施形態の基本的な構造は前記図１と同様であるが、チャネル部のｃＳｉＧｅ層２０５とソース・ドレイン領域のｅＳｉＧｅ層２１４との間にＳｉ層２２２が形成されていることが図１とは異なっている。
【００３０】
次に、本実施形態の半導体装置の製造方法について、図６〜図８を参照して説明する。
【００３１】
まず、図６（ａ）に示すように、先に説明した比較例と同様に、素子分離領域２０１が形成された面方位が（１００）のＳｉ基板２０２に対して、熱酸化等により全面に第１のシリコン酸化膜２０３を堆積させる。続いて、将来ｎＭＯＳＦＥＴとなる領域（ｎＭＯＳ領域）１０を第１のレジスト２０４で被覆して、ウェットエッチングにより将来ｐＭＯＳＦＥＴとなる領域（ｐＭＯＳ領域）２０の第１のシリコン酸化膜２０３を除去する。
【００３２】
次いで、図６（ｂ）に示すように、第１のレジスト２０４を除去した後、Ｓｉ基板２０２からの選択成長によりｐＭＯＳ領域２０のみにＳｉＧｅ層２０５を堆積させる。このＳｉＧｅ層２０５の形成にはＣＶＤ法を用い、Ｓｉ系の原料ガスとしてのＳｉ2 Ｈ6 とＧｅ系の原料ガスとしてのＧｅＨ4 の流量比を制御することにより、Ｇｅ濃度が３０％のＳｉＧｅ層２０５を成長した。ＳｉＧｅ層２０５の厚さは約１０ｎｍとした。その後、ｎＭＯＳ領域１０上のシリコン酸化膜２０３を除去する。
【００３３】
次いで、図６（ｃ）に示すように、ＳｉＯＮなどのゲート絶縁膜２０６（厚さ５ｎｍ），ＴｉＮなどのゲートメタル２０７（厚さ５ｎｍ），ａ−Ｓｉ膜２０８（厚さ１００ｎｍ），及び将来ｅＳｉＧｅを形成する際のハードマスクとなる第１のシリコン窒化膜２０９を積層した後、これらをリソグラフィ法によりパターニングを行った上で加工を行ってゲート電極部を形成する。次いで、図６（ｄ）に示すように、全面に第２のシリコン窒化膜２１０を堆積させる。
【００３４】
次いで、図７（ｅ）に示すように、ｎＭＯＳ領域１０を被覆する第２のレジスト２１３を堆積させ、ｐＭＯＳ領域２０のみ第２のシリコン窒化膜２１０をドライエッチングにより加工し、オフセットスペーサを形成する。即ち、全面エッチングすることにより、ゲート電極部の側壁のみにシリコン窒化膜２１０が残り、これがオフセットスペーサとなる。
【００３５】
次いで、図７（ｆ）に示すように、第２のシリコン窒化膜２１０（厚さ１０ｎｍ）及びゲート電極２０８で被覆されていないｃＳｉＧｅ層２０５を除去した後、レジスト２１３を除去する。具体的には、ゲート電極２０８，シリコン窒化膜２０９，及びオフセットスペーサ２１０等からなるゲート部とレジスト２１３をマスクに用い、ドライエッチングやウェットエッチングによりエッチングすることにより露出しているｃＳｉＧｅ層２０５を除去する。その後、レジスト２１３を除去する。
【００３６】
次いで、図７（ｇ）に示すように、ｃＳｉＧｅ層２０５を除去した領域に選択成長によりＳｉ層２２２を、ｃＳｉＧｅ層２０５とほぼ同じ厚さにエピタキシャル形成する。このＳｉ層２２２の形成は、ＳｉＨ4 やＳｉ2 Ｈ6 等の原料ガスを用いたＣＶＤ法によりＳｉ基板表面から選択的にエピタキシャル成長させればよい。
【００３７】
次いで、図７（ｈ）に示すように、ｐＭＯＳ領域２０を第３のレジスト２２３で被覆した後、ｎＭＯＳ領域の第２のシリコン窒化膜２１０をドライエッチングにより加工してオフセットスペーサを形成する。その後、第３のレジスト２２３を剥離した後、イオン注入法によりエクステンション領域（図示せず）を形成する。
【００３８】
次いで、図８（ｉ）に示すように、比較例と同様に第２のシリコン酸化膜２１１（厚さ１０ｎｍ）、第３のシリコン窒化膜２１２（厚さ１０ｎｍ）を連続して堆積し、ｎＭＯＳ領域１０を第４のレジスト２２４で被覆する。この状態で、ドライエッチングによりｐＭＯＳ領域２０の第２のシリコン酸化膜２１１及び第３のシリコン窒化膜２１２をエッチングすることにより、ｎＭＯＳ領域１０に側壁絶縁膜を形成する。
【００３９】
次いで、図８（ｊ）に示すように、ｐＭＯＳのソース・ドレイン領域のＳｉＧｅを埋め込みたい領域のＳｉ基板２０２をドライエッチングにより掘り込んで深さ７０ｎｍ程度の溝を形成した後、第４のレジスト２２４を除去する。なお、このときのエッチング方法は異方性エッチングであれば良く、必ずしもドライエッチングに限らない。
【００４０】
この状態で、例えばトリメチル・アンモニウム・ヒドロキシド（ＴＨＡＨ）のようなＳｉを侵食するアルカリ系のウェット処理を行うと、Ｓｉの（１１１）面が優先的に侵食されるので、溝の側面に図８（ｋ）に見られるような基板表面よりも深い位置で且つゲート電極下でチャネル側に食い込んだ、所謂Σ形状が得られる。このとき、比較例と同様にΣ形状を形成するためのウェットエッチングを行ったとしても、ｃＳｉＧｅ層２０５の側面がＳｉＧｅよりもエッチングされにくいＳｉ層２２２でカバーされているため、ｃＳｉＧｅ層２０５が露出することはない。このため、サイドウォールスペーサ下部からゲート電極下部に至るＳｉＧｅ層２０５の融解を確実に防止することができ、ゲート絶縁膜２０６がエッチングのダメージを受けることはない。
【００４１】
次いで、図８（ｌ）に示すように、比較例と同様に選択成長により、Ｖth制御の観点から所望としているＧｅ濃度と異なるｅＳｉＧｅ層２１４を埋め込み形成する。このｅＳｉＧｅ層２１４の形成により、チャネル部のｃＳｉＧｅ層及びＳｉには圧縮歪みが加えられることになる。なお、ｅＳｉＧｅ層２１４のＧｅ濃度は２０％、厚みは８０ｎｍ程度である。
【００４２】
これ以降は、ｎＭＯＳＦＥＴの側壁絶縁膜の形成、ゲート電極上部にある第１のシリコン窒化膜２０９の除去、イオン注入法によるソース・ドレイン領域の形成（図示せず）、ＮｉＳｉ等のシリサイド２１５、コンタクトエッチストップ膜２１６、層間絶縁膜２１７、コンタクトプラグ２１８、メタル配線２１９、表面保護膜２２０を形成することにより、前記図５に示す構造が得られる。
【００４３】
このように本実施形態によれば、ｐＭＯＳＦＥＴのチャネル部とソース・ドレイン領域の両方にＳｉＧｅを含む半導体層を有する半導体装置において、チャネル部のｃＳｉＧｅ層２０５の側部をＳｉ層２２２で被覆することにより、ソース・ドレイン領域のｅＳｉＧｅ層２１４をΣ形状にするためのウェットエッチングを行っても、ｃＳｉＧｅ層２０５が欠損することが無い。このため、Σ形状のエッチング時にゲート絶縁膜２０６が露出することを防止でき、ゲート絶縁膜２０６のダメージ発生を抑制することができる。しかも、ｃＳｉＧｅ層２０５の欠損を生じることなくｅＳｉＧｅ層２１４が形成できることから、Ｖth制御性の向上をはかることができる。
【００４４】
また、ｃＳｉＧｅ層２０５の両側にあるＳｉ層２２２にｐ型の不純物を添加することにより、ＭＯＳトランジスタ設計の自由度を向上させることができる。さらに、この領域にＧｅ濃度を添加し、その濃度をコントロールすることにより、ｃＳｉＧｅ層２０５の欠損を抑制しつつ、ＳｉとＳｉＧｅの格子定数の違いに起因する結晶欠陥の発生も抑制することができる。
【００４５】
（第２の実施形態）
第１の実施形態におけるＳｉ層２２２に対して、エピタキシャル成長後ではなくエピタキシャル成長時にｐ型の不純物を添加することも可能である。具体的には、Ｓｉ層２２２のエピタキシャル成長時に原料ガスとは別にボロン等のｐ型不純物となるガスを添加すればよい。最終的に作製される構造は前記図５と同様である。
【００４６】
このように本実施形態では、第１の実施形態と同様の効果が得られるのは勿論のこと、Ｓｉ層２２２のエピタキシャル成長時にｐ型不純物を添加することにより、ｐＭＯＳＦＥＴのエクステンション領域を形成するためのイオン注入が省略可能となる。しかも、オフセットスペーサ幅をｎＭＯＳＦＥＴにのみに最適になるように調整できるため、ＭＯＳＦＥＴの設計の自由度を大幅に向上させることができる。
【００４７】
（第３の実施形態）
図９及び図１０は、本発明の第３の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の製造工程を示す断面図である。なお、図９，１０中の３０１〜３２２は図５〜８中の２０１〜２２２に対応している。
【００４８】
本実施形態の素子構造自体は第１の実施形態と同様であるが、製造方法が第１の実施形態とは異なっている。
【００４９】
まず、図９（ａ）に示すように、第１の実施形態と同様に、ｐＭＯＳ領域２０のｃＳｉＧｅ層３０５の形成、ゲート絶縁膜３０６，ゲートメタル３０７，ａ−Ｓｉのゲート電極３０８，及び第１のシリコン窒化膜３０９の加工、オフセットスペーサ３１０の形成、エクステンション領域（図示せず）の形成を行う。続いて、第１のシリコン酸化膜３１１、第２のシリコン窒化膜３１２を堆積した後、ｎＭＯＳ領域１０をレジスト３２４で被覆した状態で、ｐＭＯＳ領域２０の第１のシリコン酸化膜３１１及び第１のシリコン窒化膜３１２を側壁絶縁膜の形状に加工する。即ち、前記図８（ｉ）に示す工程までは第１の実施形態と同様である。
【００５０】
次いで、図９（ｂ）に示すように、ゲート部分をマスクに用い、ドライエッチングにより将来ｅＳｉＧｅを形成する領域のｃＳｉＧｅ層３０５を除去した後、レジスト３２４を除去する。
【００５１】
次いで、図９（ｃ）に示すように、等方性のドライエッチング又はウェットエッチングにより、ゲート電極下部までは届かないように側壁絶縁膜下部のｃＳｉＧｅ層３０５を除去する。
【００５２】
次いで、図１０（ｄ）に示すように、ｃＳｉＧｅ層３０５を除去した領域に対して、サイドウォールスペーサ下部の全てが埋め込まれるまで、ｐ型の不純物を添加したＳｉ層３２２を選択成長により形成する。具体的には、ＳｉＨ4 等の原料ガスと共にｐ型不純物としてのボロンガスを流し、ＣＶＤ法によりＳｉ基板表面からｐ型Ｓｉ層３２２をエピタキシャル成長させる。
【００５３】
次いで、図１０（ｅ）に示すように、第１及び第２のシリコン窒化膜３０９，３１２をストッパとして用い、ｐＭＯＳＦＥＴのソース・ドレイン領域に該当するＳｉ基板３０２を異方性のドライエッチングにより掘り込んで溝を形成する。
【００５４】
この状態でＴＨＭＡ等のアルカリ系のウェットエッチングを行うことにより、図１０（ｆ）に示すように、溝の側壁面が基板表面よりも深い位置でチャネル側に食い込んだΣ形状を形成することができる。このとき、ｃＳｉＧｅ層３０５が露出していないために、側壁絶縁膜下部からゲート電極下部に至るＳｉＧｅ層３０７の融解を未然に防止することができる。
【００５５】
次いで、図１０（ｇ）に示すように、選択成長により溝内にｅＳｉＧｅ層３１４を埋め込み形成する。
【００５６】
これ以降は第１の実施形態と同様に、ｎＭＯＳＦＥＴの側壁絶縁膜の形成、ゲート電極上部にある第１のシリコン窒化膜の除去、ソース・ドレイン領域形成（図示せず）、シリサイド層３１５、コンタクトエッチストップ膜３１６、層間絶縁膜３１７、コンタクトプラグ３１８、メタル配線３１９、表面保護膜３２０を形成することにより、前記図５と同様の素子構造が得られる。
【００５７】
このように本実施形態においても、第１の実施形態と同様の構造を実現することができ、第１の実施形態と同様の効果が得られる。しかも、側壁絶縁膜を形成した後にＳｉ層３２２を形成することにより、次のような効果も得られる。
【００５８】
第１の実施形態の場合、ｐＭＯＳＦＥＴのオフセットスペーサを形成後、除去したｃＳｉＧｅ領域に形成したＳｉエピタキシャル層の高さ変動により、トランジスタの特性バラツキを引き起こし易い。これに対し本実施形態の場合、エクステンション領域の高さ（Ｓｉエピタキシャル層の高さ）が側壁絶縁膜により制限されるため、第１の実施形態よりも特性変動が少ないトランジスタを形成できるメリットがある。
【００５９】
（第４の実施形態）
第３の実施形態におけるＳｉ層３２２の形成に際して、ｃＳｉＧｅ層３０５と隣接する成膜初期においてはＧｅ濃度をｃＳｉＧｅ層３０５と同じとし、徐々にＧｅ濃度を下げて側壁絶縁膜下部の全てが埋め込まれる前にはＧｅ濃度が０となるような濃度勾配を持つＳｉ層（又はＳｉＧｅ層）にすることが可能である。
【００６０】
具体的には、Ｓｉ層を成長形成する際に、Ｓｉ系の原料ガスと共にＧｅ系の原料ガスを導入し、Ｇｅ系の原料ガスの導入量を徐々に少なくするようにすればよい。
【００６１】
Ｇｅ系の原料ガスを導入した場合、ＳｉよりもＳｉＧｅからの成長が大であるため、図１１（ａ）に示すように、ｃＳｉＧｅ層３０５の側面からの成長は進み、Ｓｉ基板３０２表面からの成長は殆ど進まない。従って、Ｓｉ（より正確にはＳｉＧｅ）の成長は実質的にｃＳｉＧｅ層３０５の側面から始まる。Ｇｅ系の原料ガスの導入量が少なくなるに伴い、Ｓｉ基板表面からの成長も進む。その結果、図１１（ｂ）に示すように、チャネル側ではｃＳｉＧｅと同じ程度のＧｅ濃度を有し、ソース・ドレイン側ではＧｅ濃度が０のＳｉ層３２２を形成することができる。
【００６２】
本実施形態の構造では、第３の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。
【００６３】
先の第３の実施形態においては、Ｓｉ層とｃＳｉＧｅ界面にある格子間隔の違いによる格子欠陥の発生が懸念される。これに対し、本実施形態のようなＧｅの濃度勾配を持つＳｉＧｅ層を用いることで、前述の格子欠陥を抑制しつつ、Σ形状形成時のｃＳｉＧｅの欠損を防止することが可能となる。
【００６４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、同一基板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを形成したＣ−ＭＯＳ構造について説明したが、本発明はｐＭＯＳＦＥＴのみを形成した半導体装置に適用することも可能である。
【００６５】
また、Ｓｉ基板は、必ずしもバルク基板に限るものではなく、絶縁膜上にＳｉ層を形成したＳＯＩ基板を用いることも可能である。さらに、ＭＯＳ構造に限らず、ゲート絶縁膜に酸化膜以外の絶縁膜を用いたＭＩＳ構造に適用することも可能である。さらに、ｃＳｉＧｅやｅＳｉＧｅにおけるＧｅ濃度や厚み等の条件は、仕様に応じて適宜変更することが可能である。
【００６６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【００６７】
１０１，２０１，３０１…素子分離領域
１０２，２０２，３０２…Ｓｉ基板
１０３，２０３…第１のシリコン酸化膜
１０４，２０４…第１のレジスト
１０５，２０５，３０５…チャネル部のＳｉＧｅ（ｃＳｉＧｅ）層
１０６，２０６…ゲート絶縁膜
１０７，２０７…ゲートメタル
１０８，２０８，３０８…ゲート・アモルファスシリコン
１０９，２０９，３０９…第１のシリコン窒化膜
１１０，２１０，３１０…第２のシリコン窒化膜
１１１，２１１，３１１…第２のシリコン酸化膜
１１２，２１２，３１２…第３のシリコン窒化膜
１１３，２１３，３１３…第２のレジスト
１１４，２１４，３１４…埋め込みＳｉＧｅ（ｅＳｉＧｅ）層
１１５，２１５，３１５…シリサイド層
１１６，２１６…コンタクトエッチストップ膜
１１７，２１７…層間絶縁膜
１１８，２１８…コンタクトプラグ
１１９，２１９…メタル配線
１２０，２２０…表面保護膜
２２５…エクステンション領域
２２６…ソース・ドレイン領域
２２１…第１のレジスト
２２２，３２２…Ｓｉ層
２２３…第３のレジスト
２２４，３２４…第４のレジスト
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置に関する。
【背景技術】
【０００２】
近年、Ｓｉ基板を用いた電界効果トランジスタ（ＭＯＳＦＥＴ）において、チャネル部にＳｉＧｅを用いることによって電子或いは正孔の移動度を増加させ、トランジスタの特性を向上させる技術が注目されている。特に、ＨＰ３２世代以降ではメタルゲートの導入が検討されており、ｐＭＯＳＦＥＴのしきい値（Ｖth）制御の観点から、チャネル部にＳｉＧｅ（ｃＳｉＧｅ）を適用することが有望視されている（例えば、特許文献１参照）。
【０００３】
一方、ＨＰ６５ｎｍ世代以降のｐＭＯＳＦＥＴの性能向上施策として、ソース・ドレイン領域に埋め込みＳｉＧｅ（ｅＳｉＧｅ）を形成する技術が用いられている（例えば、特許文献２参照）。この方法では、ｅＳｉＧｅの形成によりチャネル部に圧縮歪みを与えることによって、正孔の移動度の向上をはかることができる。そしてこの場合、チャネル部に与える歪みをより大きくするために、ｅＳｉＧｅのチャネル側の端部を基板表面よりも深い位置でチャネル側に突出させる構造、いわゆるΣ形状を採用するのが有効であると考えられている。
【０００４】
上記２つの技術を組み合わせ構造により更なるトランジスタ特性を向上させることが考えられる。しかしながら、この構造の半導体装置においては、ゲート絶縁膜にダメージが発生して特性が劣化する問題やＶthが所望値からずれる問題を招いた。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１６６３９６号公報
【特許文献２】特開２００７−２５８６６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用することができ、且つゲート絶縁膜におけるダメージ発生を防止することができ、素子特性の向上及びしきい値制御性の向上をはかり得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様に係わる半導体装置は、Ｓｉ基板上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上にゲート絶縁膜を介して形成されたゲート電極と、前記基板のｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つ前記チャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層と、前記第１のＳｉＧｅ層と第２のＳｉＧｅ層とを分離するように、前記基板の表面部で前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に挿入されたＳｉ層と、を具備してなることを特徴とする。
【０００８】
また、本発明の他の実施態様に係わる半導体装置の製造方法は、Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面にオフセットスペーサを形成する工程と、前記ゲート電極及びオフセットスペーサを含むゲート部をマスクに用い、前記第１のＳｉＧｅ層を選択的にエッチングする工程と、前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、前記Ｓｉ層の形成後に、前記ゲート部の側壁面に側壁絶縁膜を形成する工程と、前記ゲート部及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、を含むことを特徴とする。
【０００９】
また、本発明の更に他の実施態様に係わる半導体装置の製造方法は、Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに用い、前記第１のＳｉＧｅ層をエッチングすると共に、該ＳｉＧｅ層の前記側壁絶縁膜下の領域の一部をエッチングする工程と、前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、前記ゲート電極及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、ｐＭＯＳトランジスタにｃＳｉＧｅとｅＳｉＧｅを適用した構造において、ゲート絶縁膜におけるダメージ発生を防止することができ、素子特性の向上及びしきい値制御性の向上をはかることができる。また、ｅＳｉＧｅのΣ形状を形成するためのエッチングを行ったとしても、ｃＳｉＧｅ層のエッチング及びゲート絶縁膜のダメージ発生を防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の比較例に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図。
【図２】図１の半導体装置の製造工程を示す断面図。
【図３】図１の半導体装置の製造工程を示す断面図。
【図４】図１の半導体装置の製造工程を示す断面図。
【図５】第１の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図。
【図６】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図７】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第１の実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第３の実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第４の実施形態に係わる半導体装置の要部構成及びＳｉ層におけるＧｅ濃度を示す図。
【発明を実施するための形態】
【００１２】
発明の実施形態を説明する前に、比較例としてチャネル及びソース・ドレイン領域にＳｉＧｅを用いたＣ−ＭＯＳ構造の半導体装置の素子構造及びその製造方法をそれぞれ図１及び図２から図４を用いて説明する。
【００１３】
図１中の１０はｎＭＯＳトランジスタ形成領域（ｎＭＯＳ領域）、２０はｐＭＯＳトランジスタ形成領域（ｐＭＯＳ領域）、１０１は素子分離領域、１０２はＳｉ基板、１０５はｃＳｉＧｅ層、１０６はゲート絶縁膜、１０７はゲートメタル、１０８はａ−Ｓｉからなるゲート電極、１１０はシリコン窒化膜（オフセットスペーサ）、１１１はシリコン酸化膜（側壁絶縁膜）、１１２はシリコン窒化膜（側壁絶縁膜）、１１４はｅＳｉＧｅ層、１１５はＮｉＳｉ層、１１６はコンタクトエッチストップ膜、１１７は層間絶縁膜、１１８はコンタクトプラグ、１１９はメタル配線、１２０は表面保護膜である。
【００１４】
図１のように、ｐＭＯＳのチャネル部にｃＳｉＧｅ層１０５が形成され、ソース・ドレイン領域にｅＳｉＧｅ層１１４が形成されている。そして、ｅＳｉＧｅ層１１４のチャネル側は基板表面よりも深い位置でチャネル側が凸となる、所謂Σ形状となっている。
【００１５】
上記の半導体装置は、以下の図２〜図４に示す工程により製造される。
【００１６】
まず、図２（ａ）に示すように、素子分離領域１０１が形成されたＳｉ基板１０２に対して、全面に第１のシリコン酸化膜１０３を堆積させる。次いで、図２（ｂ）に示すように、ｎＭＯＳ領域１０を第１のレジスト１０４で被覆して、ウェットエッチングによりｐＭＯＳ領域２０の第１のシリコン酸化膜１０３を除去する。次いで、図２（ｃ）に示すように、第１のレジスト１０４を除去した後、ｐＭＯＳ領域２０のみにＳｉＧｅを堆積させてｃＳｉＧｅ層１０５を形成する。その後、ｎＭＯＳ領域１０のレジスト１０４及びシリコン酸化膜１０３を除去する。次いで、図２（ｄ）に示すように、ゲート絶縁膜１０６、ゲートメタル１０７とａ−Ｓｉ膜１０８を堆積させ、さらに第１のシリコン窒化膜１０９を堆積する。
【００１７】
次いで、図３（ｅ）に示すように、リソグラフィ法によりゲート電極をパターニングし、ドライエッチングにより第１のシリコン窒化膜１０９、アモルファスシリコン膜１０８、メタル１０７、ゲート絶縁膜１０６を加工する。次いで、第２のシリコン窒化膜を堆積させ、ドライエッチングにより加工して、図３（ｆ）に示すようにオフセットスペーサ１１０を形成する。続いて、イオン注入法により不純物を導入し、エクステンション領域（図示せず）を形成する。次いで、図３（ｇ）に示すように、第２のシリコン酸化膜１１１、第３のシリコン窒化膜１１２を連続して堆積した後、ｎＭＯＳ領域１０を第２のレジスト１１３で被覆した状態で、ドライエッチングによりｐＭＯＳ領域２０の第２のシリコン酸化膜１１１及び第３のシリコン窒化膜１１２を側壁絶縁膜の形状に加工する。次いで、図３（ｈ）に示すように、ｐＭＯＳのソース・ドレイン領域でＳｉＧｅを埋め込みたい領域のＳｉ基板１０２を掘り込んだ後、第２のレジスト１１３を除去する。
【００１８】
この状態で、例えばトリメチル・アンモニウム・ヒドロキシド（ＴＨＡＨ）のようなＳｉを侵食するアルカリ系のウェット処理を行うと、Ｓｉの（１１１）面が優先的に侵食されるので、図４（ｉ）に見られるような、ゲート領域下でよりエッチングされた凸状の形状、所謂Σ形状が得られる。このとき、ｃＳｉＧｅがある場合はＳｉよりもＳｉＧｅのほうがウェットのエッチレートが高いため、ＭＯＳトランジスタの性能向上の観点から必要となるエッチング量の処理を行うと、最悪エクステンション領域のみならずチャネル部のＳｉＧｅまで除去されてしまう。
【００１９】
図４（ｊ）にｃＳｉＧｅ層１０５のチャネル部の一部が除去された状態を示す。ｃＳｉＧｅ層１０５の除去によりゲート絶縁膜１０６が露出されるため、ゲート絶縁膜１０６がエッチングによるダメージを受けることになる。これは、素子特性の劣化を招く大きな要因となる。また、この状態で選択成長によりｐＭＯＳのソース・ドレイン領域にＳｉＧｅ層１１４を形成すると、図４（ｋ）に示すように、チャネル部の一部にＶth制御の観点から所望としているＧｅ濃度と異なるＳｉＧｅ層１１４が形成されることとなる。
【００２０】
次いで、図４（ｌ）に示すように、ｐＭＯＳ領域２０を第３のレジスト（図示せず）で被覆した状態で、ｎＭＯＳ領域１０の第２のシリコン酸化膜１１１及び第３のシリコン窒化膜１１２をドライエッチングにより加工して、ｎＭＯＳのサイドウォールスペーサを形成する。続いて、第３のレジストを除去し、さらにドライエッチングによりゲート電極１０８上の第１のシリコン窒化膜１０９を除去する。
【００２１】
そして、イオン注入法により不純物を導入してソース・ドレイン領域（図示せず）を形成し、ソース・ドレイン上及びゲート電極上にＮｉＳｉ層１１５を自己整合的に形成し、引き続きコンタクトエッチストップ膜１１６、層間絶縁膜１１７、コンタクトプラグ１１８、メタル配線１１９、表面保護膜１２０を形成することにより、前記図１に示す構造が実現される。
【００２２】
このように、ｐＭＯＳＦＥＴのチャネル部及びソース・ドレイン領域にＳｉＧｅを用いた半導体装置においては、Σ形状のｅＳｉＧｅ形成のためにＳｉ基板１０２をエッチングして溝を設ける必要があるが、一般にＳｉよりもＳｉＧｅの方がエッチングされやすいので、Ｓｉ基板１０２のエッチング時にｃＳｉＧｅ層１０５がエッチングされてしまう。このため、ゲート絶縁膜１０６が露出してしまい、ゲート絶縁膜１０６にダメージが発生する。また、Ｓｉ基板１０２のエッチング時にｃＳｉＧｅ層１０５がエッチングされるため、この部分にＶth制御の観点から所望としているＧｅ濃度と異なるＳｉＧｅ層１１４が形成されることになり、これがＶth制御性を低下させる要因となる。
【００２３】
本発明は、上記問題を解決すべく成されたものであり、以下、本発明の詳細を図示の実施形態によって説明する。
【００２４】
（第１の実施形態）
図５は、本発明の第１の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の素子構造を示す断面図である。なお、図２中の２０１〜２２０は図１中の１０１〜２２０に対応している。
【００２５】
素子分離領域２０１が形成されたＳｉ基板２０２にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴが形成されている。ｎＭＯＳ領域１０では、基板２０２上にゲート絶縁膜２０６を介してゲートメタル２０７及びａ−Ｓｉからなるゲート電極２０８が形成されている。ゲート電極２０８の側壁面にシリコン窒化膜からなるオフセットスペーサ２１０が形成され、その側面にシリコン酸化膜２１１及びシリコン窒化膜２１２からなる側壁絶縁膜が形成されている。また、ゲート部の両側にエクステンション領域２２５とソース・ドレイン領域２２６が形成されている。
【００２６】
ｐＭＯＳ領域２０では、Ｓｉ基板２０２上のチャネルとなる領域にｃＳｉＧｅ層（第１のＳｉＧｅ層）２０５が形成され、ｃＳｉＧｅ層２０５上にゲート絶縁膜２０６を介してゲートメタル２０６及びａ−Ｓｉからなるゲート電極２０８が形成されている。ゲート電極２０８の上側壁面及びシリコン基板上にはシリコン酸化膜２１１が形成される。さらに、このシリコン酸化膜２１１の側面にシリコン窒化からなるオフセットスペーサ２１０が形成され、その上側面及びシリコン基板上にはシリコン酸化膜２１１が形成される。さらに、このシリコン酸化膜２１１の側面にシリコン窒化膜２１２からなる側壁絶縁膜が形成されている。ソース・ドレイン領域にはΣ形状を有するｅＳｉＧｅ層（第２のＳｉＧｅ層）２１４が埋め込み形成されており、シリコン基板表面より高く埋め込まれている。そして、ｃＳｉＧｅ層２０５とｅＳｉＧｅ層２１４との間及びシリコン酸化膜２１１の下にＳｉ層２２２が挿入されている。
【００２７】
ｎＭＯＳ領域１０及びｐＭＯＳ領域２０のそれぞれにおいて、ソース・ドレイン領域及びゲート電極上にＮｉＳｉ等のシリサイド層２１５が形成されている。
【００２８】
これらの各層を形成した基板表面には、コンタクトエッチストップ層２１６及び層間絶縁膜２１７が形成されている。層間絶縁膜２１７及びコンタクトエッチストップ層２１６にコンタクトホールが設けられ、コンタクトホール内にコンタクトプラグ２１８が埋め込み形成されている。そして、層間絶縁膜２１７上にメタル配線層２１９が形成され、メタル配線２１９を覆うように層間絶縁膜２１７上に表面保護膜２２０が形成されている。
【００２９】
このように、本実施形態の基本的な構造は前記図１と同様であるが、チャネル部のｃＳｉＧｅ層２０５とソース・ドレイン領域のｅＳｉＧｅ層２１４との間にＳｉ層２２２が形成されていることが図１とは異なっている。
【００３０】
次に、本実施形態の半導体装置の製造方法について、図６〜図８を参照して説明する。
【００３１】
まず、図６（ａ）に示すように、先に説明した比較例と同様に、素子分離領域２０１が形成された面方位が（１００）のＳｉ基板２０２に対して、熱酸化等により全面に第１のシリコン酸化膜２０３を堆積させる。続いて、将来ｎＭＯＳＦＥＴとなる領域（ｎＭＯＳ領域）１０を第１のレジスト２０４で被覆して、ウェットエッチングにより将来ｐＭＯＳＦＥＴとなる領域（ｐＭＯＳ領域）２０の第１のシリコン酸化膜２０３を除去する。
【００３２】
次いで、図６（ｂ）に示すように、第１のレジスト２０４を除去した後、Ｓｉ基板２０２からの選択成長によりｐＭＯＳ領域２０のみにＳｉＧｅ層２０５を堆積させる。このＳｉＧｅ層２０５の形成にはＣＶＤ法を用い、Ｓｉ系の原料ガスとしてのＳｉ2 Ｈ6 とＧｅ系の原料ガスとしてのＧｅＨ4 の流量比を制御することにより、Ｇｅ濃度が３０％のＳｉＧｅ層２０５を成長した。ＳｉＧｅ層２０５の厚さは約１０ｎｍとした。その後、ｎＭＯＳ領域１０上のシリコン酸化膜２０３を除去する。
【００３３】
次いで、図６（ｃ）に示すように、ＳｉＯＮなどのゲート絶縁膜２０６（厚さ５ｎｍ），ＴｉＮなどのゲートメタル２０７（厚さ５ｎｍ），ａ−Ｓｉ膜２０８（厚さ１００ｎｍ），及び将来ｅＳｉＧｅを形成する際のハードマスクとなる第１のシリコン窒化膜２０９を積層した後、これらをリソグラフィ法によりパターニングを行った上で加工を行ってゲート電極部を形成する。次いで、図６（ｄ）に示すように、全面に第２のシリコン窒化膜２１０を堆積させる。
【００３４】
次いで、図７（ｅ）に示すように、ｎＭＯＳ領域１０を被覆する第２のレジスト２１３を堆積させ、ｐＭＯＳ領域２０のみ第２のシリコン窒化膜２１０をドライエッチングにより加工し、オフセットスペーサを形成する。即ち、全面エッチングすることにより、ゲート電極部の側壁のみにシリコン窒化膜２１０が残り、これがオフセットスペーサとなる。
【００３５】
次いで、図７（ｆ）に示すように、第２のシリコン窒化膜２１０（厚さ１０ｎｍ）及びゲート電極２０８で被覆されていないｃＳｉＧｅ層２０５を除去した後、レジスト２１３を除去する。具体的には、ゲート電極２０８，シリコン窒化膜２０９，及びオフセットスペーサ２１０等からなるゲート部とレジスト２１３をマスクに用い、ドライエッチングやウェットエッチングによりエッチングすることにより露出しているｃＳｉＧｅ層２０５を除去する。その後、レジスト２１３を除去する。
【００３６】
次いで、図７（ｇ）に示すように、ｃＳｉＧｅ層２０５を除去した領域に選択成長によりＳｉ層２２２を、ｃＳｉＧｅ層２０５とほぼ同じ厚さにエピタキシャル形成する。このＳｉ層２２２の形成は、ＳｉＨ4 やＳｉ2 Ｈ6 等の原料ガスを用いたＣＶＤ法によりＳｉ基板表面から選択的にエピタキシャル成長させればよい。
【００３７】
次いで、図７（ｈ）に示すように、ｐＭＯＳ領域２０を第３のレジスト２２３で被覆した後、ｎＭＯＳ領域の第２のシリコン窒化膜２１０をドライエッチングにより加工してオフセットスペーサを形成する。その後、第３のレジスト２２３を剥離した後、イオン注入法によりエクステンション領域（図示せず）を形成する。
【００３８】
次いで、図８（ｉ）に示すように、比較例と同様に第２のシリコン酸化膜２１１（厚さ１０ｎｍ）、第３のシリコン窒化膜２１２（厚さ１０ｎｍ）を連続して堆積し、ｎＭＯＳ領域１０を第４のレジスト２２４で被覆する。この状態で、ドライエッチングによりｐＭＯＳ領域２０の第２のシリコン酸化膜２１１及び第３のシリコン窒化膜２１２をエッチングすることにより、ｎＭＯＳ領域１０に側壁絶縁膜を形成する。
【００３９】
次いで、図８（ｊ）に示すように、ｐＭＯＳのソース・ドレイン領域のＳｉＧｅを埋め込みたい領域のＳｉ基板２０２をドライエッチングにより掘り込んで深さ７０ｎｍ程度の溝を形成した後、第４のレジスト２２４を除去する。なお、このときのエッチング方法は異方性エッチングであれば良く、必ずしもドライエッチングに限らない。
【００４０】
この状態で、例えばトリメチル・アンモニウム・ヒドロキシド（ＴＨＡＨ）のようなＳｉを侵食するアルカリ系のウェット処理を行うと、Ｓｉの（１１１）面が優先的に侵食されるので、溝の側面に図８（ｋ）に見られるような基板表面よりも深い位置で且つゲート電極下でチャネル側に食い込んだ、所謂Σ形状が得られる。このとき、比較例と同様にΣ形状を形成するためのウェットエッチングを行ったとしても、ｃＳｉＧｅ層２０５の側面がＳｉＧｅよりもエッチングされにくいＳｉ層２２２でカバーされているため、ｃＳｉＧｅ層２０５が露出することはない。このため、サイドウォールスペーサ下部からゲート電極下部に至るＳｉＧｅ層２０５の融解を確実に防止することができ、ゲート絶縁膜２０６がエッチングのダメージを受けることはない。
【００４１】
次いで、図８（ｌ）に示すように、比較例と同様に選択成長により、Ｖth制御の観点から所望としているＧｅ濃度と異なるｅＳｉＧｅ層２１４を埋め込み形成する。このｅＳｉＧｅ層２１４の形成により、チャネル部のｃＳｉＧｅ層及びＳｉには圧縮歪みが加えられることになる。なお、ｅＳｉＧｅ層２１４のＧｅ濃度は２０％、厚みは８０ｎｍ程度である。
【００４２】
これ以降は、ｎＭＯＳＦＥＴの側壁絶縁膜の形成、ゲート電極上部にある第１のシリコン窒化膜２０９の除去、イオン注入法によるソース・ドレイン領域の形成（図示せず）、ＮｉＳｉ等のシリサイド２１５、コンタクトエッチストップ膜２１６、層間絶縁膜２１７、コンタクトプラグ２１８、メタル配線２１９、表面保護膜２２０を形成することにより、前記図５に示す構造が得られる。
【００４３】
このように本実施形態によれば、ｐＭＯＳＦＥＴのチャネル部とソース・ドレイン領域の両方にＳｉＧｅを含む半導体層を有する半導体装置において、チャネル部のｃＳｉＧｅ層２０５の側部をＳｉ層２２２で被覆することにより、ソース・ドレイン領域のｅＳｉＧｅ層２１４をΣ形状にするためのウェットエッチングを行っても、ｃＳｉＧｅ層２０５が欠損することが無い。このため、Σ形状のエッチング時にゲート絶縁膜２０６が露出することを防止でき、ゲート絶縁膜２０６のダメージ発生を抑制することができる。しかも、ｃＳｉＧｅ層２０５の欠損を生じることなくｅＳｉＧｅ層２１４が形成できることから、Ｖth制御性の向上をはかることができる。
【００４４】
また、ｃＳｉＧｅ層２０５の両側にあるＳｉ層２２２にｐ型の不純物を添加することにより、ＭＯＳトランジスタ設計の自由度を向上させることができる。さらに、この領域にＧｅ濃度を添加し、その濃度をコントロールすることにより、ｃＳｉＧｅ層２０５の欠損を抑制しつつ、ＳｉとＳｉＧｅの格子定数の違いに起因する結晶欠陥の発生も抑制することができる。
【００４５】
（第２の実施形態）
第１の実施形態におけるＳｉ層２２２に対して、エピタキシャル成長後ではなくエピタキシャル成長時にｐ型の不純物を添加することも可能である。具体的には、Ｓｉ層２２２のエピタキシャル成長時に原料ガスとは別にボロン等のｐ型不純物となるガスを添加すればよい。最終的に作製される構造は前記図５と同様である。
【００４６】
このように本実施形態では、第１の実施形態と同様の効果が得られるのは勿論のこと、Ｓｉ層２２２のエピタキシャル成長時にｐ型不純物を添加することにより、ｐＭＯＳＦＥＴのエクステンション領域を形成するためのイオン注入が省略可能となる。しかも、オフセットスペーサ幅をｎＭＯＳＦＥＴにのみに最適になるように調整できるため、ＭＯＳＦＥＴの設計の自由度を大幅に向上させることができる。
【００４７】
（第３の実施形態）
図９及び図１０は、本発明の第３の実施形態に係わるＣ−ＭＯＳ構造の半導体装置の製造工程を示す断面図である。なお、図９，１０中の３０１〜３２２は図５〜８中の２０１〜２２２に対応している。
【００４８】
本実施形態の素子構造自体は第１の実施形態と同様であるが、製造方法が第１の実施形態とは異なっている。
【００４９】
まず、図９（ａ）に示すように、第１の実施形態と同様に、ｐＭＯＳ領域２０のｃＳｉＧｅ層３０５の形成、ゲート絶縁膜３０６，ゲートメタル３０７，ａ−Ｓｉのゲート電極３０８，及び第１のシリコン窒化膜３０９の加工、オフセットスペーサ３１０の形成、エクステンション領域（図示せず）の形成を行う。続いて、第１のシリコン酸化膜３１１、第２のシリコン窒化膜３１２を堆積した後、ｎＭＯＳ領域１０をレジスト３２４で被覆した状態で、ｐＭＯＳ領域２０の第１のシリコン酸化膜３１１及び第１のシリコン窒化膜３１２を側壁絶縁膜の形状に加工する。即ち、前記図８（ｉ）に示す工程までは第１の実施形態と同様である。
【００５０】
次いで、図９（ｂ）に示すように、ゲート部分をマスクに用い、ドライエッチングにより将来ｅＳｉＧｅを形成する領域のｃＳｉＧｅ層３０５を除去した後、レジスト３２４を除去する。
【００５１】
次いで、図９（ｃ）に示すように、等方性のドライエッチング又はウェットエッチングにより、ゲート電極下部までは届かないように側壁絶縁膜下部のｃＳｉＧｅ層３０５を除去する。
【００５２】
次いで、図１０（ｄ）に示すように、ｃＳｉＧｅ層３０５を除去した領域に対して、サイドウォールスペーサ下部の全てが埋め込まれるまで、ｐ型の不純物を添加したＳｉ層３２２を選択成長により形成する。具体的には、ＳｉＨ4 等の原料ガスと共にｐ型不純物としてのボロンガスを流し、ＣＶＤ法によりＳｉ基板表面からｐ型Ｓｉ層３２２をエピタキシャル成長させる。
【００５３】
次いで、図１０（ｅ）に示すように、第１及び第２のシリコン窒化膜３０９，３１２をストッパとして用い、ｐＭＯＳＦＥＴのソース・ドレイン領域に該当するＳｉ基板３０２を異方性のドライエッチングにより掘り込んで溝を形成する。
【００５４】
この状態でＴＨＭＡ等のアルカリ系のウェットエッチングを行うことにより、図１０（ｆ）に示すように、溝の側壁面が基板表面よりも深い位置でチャネル側に食い込んだΣ形状を形成することができる。このとき、ｃＳｉＧｅ層３０５が露出していないために、側壁絶縁膜下部からゲート電極下部に至るＳｉＧｅ層３０７の融解を未然に防止することができる。
【００５５】
次いで、図１０（ｇ）に示すように、選択成長により溝内にｅＳｉＧｅ層３１４を埋め込み形成する。
【００５６】
これ以降は第１の実施形態と同様に、ｎＭＯＳＦＥＴの側壁絶縁膜の形成、ゲート電極上部にある第１のシリコン窒化膜の除去、ソース・ドレイン領域形成（図示せず）、シリサイド層３１５、コンタクトエッチストップ膜３１６、層間絶縁膜３１７、コンタクトプラグ３１８、メタル配線３１９、表面保護膜３２０を形成することにより、前記図５と同様の素子構造が得られる。
【００５７】
このように本実施形態においても、第１の実施形態と同様の構造を実現することができ、第１の実施形態と同様の効果が得られる。しかも、側壁絶縁膜を形成した後にＳｉ層３２２を形成することにより、次のような効果も得られる。
【００５８】
第１の実施形態の場合、ｐＭＯＳＦＥＴのオフセットスペーサを形成後、除去したｃＳｉＧｅ領域に形成したＳｉエピタキシャル層の高さ変動により、トランジスタの特性バラツキを引き起こし易い。これに対し本実施形態の場合、エクステンション領域の高さ（Ｓｉエピタキシャル層の高さ）が側壁絶縁膜により制限されるため、第１の実施形態よりも特性変動が少ないトランジスタを形成できるメリットがある。
【００５９】
（第４の実施形態）
第３の実施形態におけるＳｉ層３２２の形成に際して、ｃＳｉＧｅ層３０５と隣接する成膜初期においてはＧｅ濃度をｃＳｉＧｅ層３０５と同じとし、徐々にＧｅ濃度を下げて側壁絶縁膜下部の全てが埋め込まれる前にはＧｅ濃度が０となるような濃度勾配を持つＳｉ層（又はＳｉＧｅ層）にすることが可能である。
【００６０】
具体的には、Ｓｉ層を成長形成する際に、Ｓｉ系の原料ガスと共にＧｅ系の原料ガスを導入し、Ｇｅ系の原料ガスの導入量を徐々に少なくするようにすればよい。
【００６１】
Ｇｅ系の原料ガスを導入した場合、ＳｉよりもＳｉＧｅからの成長が大であるため、図１１（ａ）に示すように、ｃＳｉＧｅ層３０５の側面からの成長は進み、Ｓｉ基板３０２表面からの成長は殆ど進まない。従って、Ｓｉ（より正確にはＳｉＧｅ）の成長は実質的にｃＳｉＧｅ層３０５の側面から始まる。Ｇｅ系の原料ガスの導入量が少なくなるに伴い、Ｓｉ基板表面からの成長も進む。その結果、図１１（ｂ）に示すように、チャネル側ではｃＳｉＧｅと同じ程度のＧｅ濃度を有し、ソース・ドレイン側ではＧｅ濃度が０のＳｉ層３２２を形成することができる。
【００６２】
本実施形態の構造では、第３の実施形態と同様の効果が得られるのは勿論のこと、次のような効果も得られる。
【００６３】
先の第３の実施形態においては、Ｓｉ層とｃＳｉＧｅ界面にある格子間隔の違いによる格子欠陥の発生が懸念される。これに対し、本実施形態のようなＧｅの濃度勾配を持つＳｉＧｅ層を用いることで、前述の格子欠陥を抑制しつつ、Σ形状形成時のｃＳｉＧｅの欠損を防止することが可能となる。
【００６４】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、同一基板上にｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを形成したＣ−ＭＯＳ構造について説明したが、本発明はｐＭＯＳＦＥＴのみを形成した半導体装置に適用することも可能である。
【００６５】
また、Ｓｉ基板は、必ずしもバルク基板に限るものではなく、絶縁膜上にＳｉ層を形成したＳＯＩ基板を用いることも可能である。さらに、ＭＯＳ構造に限らず、ゲート絶縁膜に酸化膜以外の絶縁膜を用いたＭＩＳ構造に適用することも可能である。さらに、ｃＳｉＧｅやｅＳｉＧｅにおけるＧｅ濃度や厚み等の条件は、仕様に応じて適宜変更することが可能である。
【００６６】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【００６７】
１０１，２０１，３０１…素子分離領域
１０２，２０２，３０２…Ｓｉ基板
１０３，２０３…第１のシリコン酸化膜
１０４，２０４…第１のレジスト
１０５，２０５，３０５…チャネル部のＳｉＧｅ（ｃＳｉＧｅ）層
１０６，２０６…ゲート絶縁膜
１０７，２０７…ゲートメタル
１０８，２０８，３０８…ゲート・アモルファスシリコン
１０９，２０９，３０９…第１のシリコン窒化膜
１１０，２１０，３１０…第２のシリコン窒化膜
１１１，２１１，３１１…第２のシリコン酸化膜
１１２，２１２，３１２…第３のシリコン窒化膜
１１３，２１３，３１３…第２のレジスト
１１４，２１４，３１４…埋め込みＳｉＧｅ（ｅＳｉＧｅ）層
１１５，２１５，３１５…シリサイド層
１１６，２１６…コンタクトエッチストップ膜
１１７，２１７…層間絶縁膜
１１８，２１８…コンタクトプラグ
１１９，２１９…メタル配線
１２０，２２０…表面保護膜
２２５…エクステンション領域
２２６…ソース・ドレイン領域
２２１…第１のレジスト
２２２，３２２…Ｓｉ層
２２３…第３のレジスト
２２４，３２４…第４のレジスト
【特許請求の範囲】
【請求項１】
Ｓｉ基板上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層と、
前記第１のＳｉＧｅ層上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板のｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つ前記チャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層と、
前記第１のＳｉＧｅ層と第２のＳｉＧｅ層とを分離するように、前記基板の表面部で前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に挿入されたＳｉ層と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記基板の表面は（１００）面であり、前記第２のＳｉＧｅ層の前記チャネル側の界面は（１１１）面であることを特徴とする請求項１又は２記載の半導体装置。
【請求項３】
前記Ｓｉ層は、前記チャネル側の一部にＧｅを含むものであり、チャネル部近傍ではＧｅ濃度がチャネル部と同程度で、ソース・ドレイン領域に向かってＧｅ濃度がほぼ０となる濃度勾配を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面にオフセットスペーサを形成する工程と、
前記ゲート電極及びオフセットスペーサを含むゲート部をマスクに用い、前記第１のＳｉＧｅ層を選択的にエッチングする工程と、
前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、
前記Ｓｉ層の形成後に、前記ゲート部の側壁面に側壁絶縁膜を形成する工程と、
前記ゲート部及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、
前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに用い、前記第１のＳｉＧｅ層をエッチングすると共に、該ＳｉＧｅ層の前記側壁絶縁膜下の領域の一部をエッチングする工程と、
前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、
前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１】
Ｓｉ基板上の一部に形成され、ｐＭＯＳトランジスタのチャネルとなる第１のＳｉＧｅ層と、
前記第１のＳｉＧｅ層上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板のｐＭＯＳトランジスタのソース・ドレイン領域に埋め込み形成され、且つ前記チャネル側の端部が基板表面よりも深い位置でチャネル側に突出するように形成された第２のＳｉＧｅ層と、
前記第１のＳｉＧｅ層と第２のＳｉＧｅ層とを分離するように、前記基板の表面部で前記第１のＳｉＧｅ層と第２のＳｉＧｅ層との間に挿入されたＳｉ層と、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記基板の表面は（１００）面であり、前記第２のＳｉＧｅ層の前記チャネル側の界面は（１１１）面であることを特徴とする請求項１又は２記載の半導体装置。
【請求項３】
前記Ｓｉ層は、前記チャネル側の一部にＧｅを含むものであり、チャネル部近傍ではＧｅ濃度がチャネル部と同程度で、ソース・ドレイン領域に向かってＧｅ濃度がほぼ０となる濃度勾配を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面にオフセットスペーサを形成する工程と、
前記ゲート電極及びオフセットスペーサを含むゲート部をマスクに用い、前記第１のＳｉＧｅ層を選択的にエッチングする工程と、
前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、
前記Ｓｉ層の形成後に、前記ゲート部の側壁面に側壁絶縁膜を形成する工程と、
前記ゲート部及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、
前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
Ｓｉ基板のｐＭＯＳトランジスタの形成領域上に第１のＳｉＧｅ層を形成する工程と、
前記第１のＳｉＧｅ層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁面に側壁絶縁膜を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに用い、前記第１のＳｉＧｅ層をエッチングすると共に、該ＳｉＧｅ層の前記側壁絶縁膜下の領域の一部をエッチングする工程と、
前記第１のＳｉＧｅ層をエッチングした領域にＳｉ層を形成する工程と、
前記ゲート電極及び側壁絶縁膜をマスクに用い、前記Ｓｉ基板のソース・ドレインとなる領域を前記Ｓｉ層と共にエッチングして溝を形成すると共に、該溝の前記チャネル側の端部が基板表面よりも深い位置でチャネル側に食い込むように形成する工程と、
前記溝内に第２のＳｉＧｅ層を埋め込み形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−９５２６（Ｐ２０１１−９５２６Ａ）
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願番号】特願２００９−１５２３５０（Ｐ２００９−１５２３５０）
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２３年１月１３日（２０１１．１．１３）
【国際特許分類】
【出願日】平成２１年６月２６日（２００９．６．２６）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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