【課題】 混合信号適用例を含むアナログ及びデジタル適用例用のＩＧＦＥＴを与える半導体製造プラットフォームに適した対称的及び非対称的の両方の絶縁ゲート電界効果トランジスタ（「ＩＧＦＥＴ」）が、高性能を達成する上で空のウエル領域を使用する。
【解決手段】 各空のウエルの上部近くにおいては半導体ウエルドーパントが比較的少量である。各ＩＧＦＥＴ（１００，１０２，１１２，１１４，１２４又は２３６）は、空のウエル（１８０，１８２，１９２，１９４，２０４又は２０６）のボディ物質のチャンネルゾーンによって横方向に分離された一対のソース／ドレインゾーンを有している。ゲート電極が該チャンネルゾーン上方でゲート誘電体層の上側に位置している。各ソース／ドレインゾーン（２４０，２４２，２８０，２８２，５２０，５２２，５５０，５５２，７２０．７２２、７５２又は７５２）が主要部分（２４０Ｍ，２４２Ｍ，２８０Ｍ，２８２Ｍ，５２０Ｍ，５２２Ｍ，５５０Ｍ，５５２Ｍ，７２０Ｍ，７２２Ｍ，７５２Ｍ又は７５２Ｍ）及び一層軽度にドープした横方向延長部（２４０Ｅ，２４２Ｅ，２８０Ｅ，２８２Ｅ，５２０Ｅ，５２２Ｅ，５５０Ｅ，５５２Ｅ，７２０Ｅ，７２２Ｅ，７５２Ｅ又は７５２Ｅ）を有している。代替的に又は付加的に、該ボディ物質の一層高度にドープしたポケット部分（２５０又は２９０）が該ソース／ドレインゾーンの内の一方に沿って延在する。存在する場合には、該ポケット部分は典型的に該ＩＧＦＥＴを非対称的装置とさせる。 （もっと読む）

【課題】高い電流駆動力を有するｎ型半導体素子を提供する。
【解決手段】第１の主面を有し、ＩＩＩ族の不純物を含み、１．２＜Ｎ＜１０を満たすＮを用いて（１１Ｎ）面と表される、ないしはそれと結晶学的に等価な第１の面方位のみを前記第１の主面に有する、シリコンとゲルマニウムとの混晶層と、前記第１の主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記混晶層の［１１０］方向ないしそれと結晶学的に等価な方向に、前記ゲート電極を挟む様に形成され、Ｖ族の不純物を含む半導体よりなるソース・ドレイン領域と、を有し、前記混晶層は面内方向に圧縮歪みが印加されていることを特徴とする。 （もっと読む）

【課題】狭い面積で高速応答性の縦型半導体装置を提供する。
【解決手段】基板上に形成された第１の電極と、絶縁膜と、絶縁膜を介し第１の電極の側面の一方に形成された第１の導電型の第１の半導体層と、絶縁膜を介し第１の電極の側面の他方に形成された第２の導電型の第２の半導体層と、一部領域における第１の半導体層上に形成された第２の電極と、他の一部領域における第２の半導体層上に形成された第３の電極と、第１の電極の上層の第１の半導体層及び第２の半導体層上に形成された第４の電極とを有し、第２の電極と前記第４の電極間における第１の半導体層に第１のチャネル領域が形成され、第３の電極と前記第４の電極間における第２の半導体層に第２のチャネル領域が形成されるものであることを特徴とする縦型半導体装置を提供することにより上記課題を解決する。 （もっと読む）

【課題】Ｎ型トランジスタ、Ｐ型トランジスタともに低い閾値電圧が得られる半導体装置及びその製造方法を提供する。
【解決手段】基板上の第１領域２０１にＮ型トランジスタが形成され、前記基板上の第２領域２０２にＰ型トランジスタが形成された半導体装置１０１であって、前記基板１１１と、シリコンを含有する第１のゲート絶縁膜１２１と、第１の金属と酸素とを含有する第２のゲート絶縁膜１２２と、前記第１の金属と異なる第２の金属と酸素とを含有する第３のゲート絶縁膜１２３と、ハフニウムを含有する第４のゲート絶縁膜１２４と、金属と窒素とを含有するゲート電極層１３１とを備え、前記第２領域に形成された前記ゲート電極層の厚さは、前記第１領域に形成された前記ゲート電極層の厚さよりも厚くなっている。 （もっと読む）

【課題】ＮＭＩＳＦＥＴにおいて、最も高移動度化可能である（１１１）面をチャネル面に持ち、同時に、＜１１０＞方向を電流方向に持つ半導体装置およびその製造方法を提供すること。
【解決手段】チャネル電流が流れる方向に対して垂直方向の断面が三角形状をしており、その２面が（１１１）面で、残りの１面が（１００）面であるＧＯＩ層６またはＧｅ層８と、前記（１００）面上に形成されたＳｉ層７と、を備えたＮＭＩＳＦＥＴ領域３を備えたこと、を特徴とする半導体装置１。 （もっと読む）

【課題】ソース・ドレイン領域のエクステンション領域の不純物濃度プロファイルが急峻なｐ型トランジスタを有する半導体装置を提供する。
【解決手段】本発明の一態様に係る半導体装置１ａは、半導体基板２上に形成された結晶層１３と、結晶層１３上にゲート絶縁膜１４を介して形成されたゲート電極１５と、半導体基板２と結晶層１３との間に形成された、ゲート電極１５の下方の領域において第１の不純物を含むＣ含有Ｓｉ系結晶からなる不純物拡散抑制層１２と、半導体基板２、不純物拡散抑制層１２、および結晶層１３内のゲート電極１５の両側に形成され、結晶層１３内にエクステンション領域を有する、ｐ導電型を有する第２の不純物を含むｐ型ソース・ドレイン領域１７と、を有し、Ｃ含有Ｓｉ系結晶は第２の不純物の拡散を抑制する機能を有し、第１の不純物は、Ｃ含有Ｓｉ系結晶内の固定電荷の発生を抑制する機能を有する。 （もっと読む）

【解決手段】
シリコン／ゲルマニウム合金のようなスレッショルド調節半導体合金を堆積させるための選択的エピタキシャル成長プロセスにおける成長速度は、選択的エピタキシャル成長プロセスを実行するのに先立ちプラズマ支援エッチングプロセスを実行することによって、高められ得る。例えば、プラズマ支援エッチンプロセスに基いてマスク層がパターニングされてよく、それにより後続の成長プロセスの間に優れたデバイストポグラフィを同時にもたらすことができる。従って、スレッショルド調節材質を高い厚み均一性で堆積させることができ、全体的なスレッショルドばらつきを低減することができる。 （もっと読む）

ＰＭＯＳデバイス領域１１２、１１３内にシリコンゲルマニウムチャネル層２１を有する単一基板１５にデュアルゲート酸化物（ＤＧＯ）トランジスタデバイス５０、５２およびコアトランジスタデバイス５１、５３を集積するための方法および装置を記載する。各ＤＧＯトランジスタデバイス５０、５２は、金属ゲート２５と、第２の相対的により高い高Ｋ金属酸化物層２４から形成された上部ゲート酸化物領域６０、８６と、第１の相対的により低い高Ｋ誘電体層２２から形成された下部ゲート酸化領域５８、８４とを含む。また、各コアトランジスタデバイス５１、５３は、金属ゲートと、第２の相対的により高い高Ｋ金属酸化物層２４から形成されたコアゲート誘電層７２、９８とを含む。
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【課題】面方位が（１１０）面あるいはこれと等価な面であるシリコン層上に形成する酸化膜厚の制御を行うことのできる半導体装置の製造方法を提供すること。
【解決手段】面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１表面の一部に、リンのイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域２Ａを形成する工程と、熱酸化を行って、シリコン基板１上に端部の厚さが連続的に変化したシリコン酸化膜３を形成する工程と、を含むこと、を特徴とする。 （もっと読む）

【課題】ＤＭＯＳ電力回路、ＣＭＯＳデジタル論理回路、及びコンプリメンタリバイポーラアナログ回路の全てを単一の集積化された回路チップ上に実現するＢｉＣＤＭＯＳ構造及びその製造方法を提供する。
【解決手段】基層１０内に下向きに延出し、且つ基層の上に配置されたエピタキシャル層４０内に上向きに延出し、かつエピタキシャル層の上側主面の下に配置された埋め込み絶縁領域２１Ｂと、エピタキシャル層内のみに配置され、かつ埋め込み絶縁領域の上側主面から上向きに延出した埋め込みウェル領域４４Ｂと、エピタキシャル層内に配置され、かつエピタキシャル層の上側主面からエピタキシャル層内に下向きに延出し、かつ埋め込みウェル領域の上側主面に接触する下側主面を備えたウェル領域５１Ｂとを有し、バイポーラトランジスタがウェル領域内に形成され、ＭＯＳトランジスタがウェル領域外のエピタキシャル層の上側主面に形成される。 （もっと読む）

【課題】マルチ酸化プロセスにおいて、ｐ型ＭＯＳＦＥＴの閾値電圧を、可及的に高精度に制御可能な半導体装置の製造方法を提供する。
【解決手段】ＬＶ領域、ＭＶ領域及びＨＶ領域にＳｉＧｅ膜５をそれぞれ形成し、
ＬＶ領域、ＭＶ領域及びＨＶ領域におけるＳｉＧｅ膜５の上に第１のゲート絶縁膜６を形成し、
ＭＶ領域における第１のゲート絶縁膜６を除去し、
ＬＶ領域とＨＶ領域における第１のゲート絶縁膜６、及びＭＶ領域におけるＳｉＧｅ膜５の上に第２のゲート絶縁膜８を形成し、
ＬＶ領域における第１のゲート絶縁膜６及び第２のゲート絶縁膜８を除去し、
ＬＶ領域におけるＳｉＧｅ膜５の上にシリコン膜１０を形成し、
ＬＶ領域におけるシリコン膜１０、及びＭＶ領域とＨＶ領域とにおける第２のゲート絶縁膜８の上に、Ｈｉｇｈ−ｋ膜からなる第３のゲート絶縁膜１２及びメタル層１３を順次形成する。 （もっと読む）

１つの形式として、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているアクティブゲートを含み、当該ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、横型ＭＯＳＦＥＴは、ドレイン領域の上に配されている非アクティブゲートをさらに含む。他の形式において、横型ＭＯＳＦＥＴは、ソース領域とドレイン領域との間に横方向に配されているゲートを含み、ドレイン領域は、単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張し、ソース領域及びドレイン領域は第１の導電タイプであって、横型ＭＯＳＦＥＴは、ソース領域に接しておりかつソース領域の下方にある第２の導電タイプのヘビーボディ領域をさらに含み、ドレイン領域は、ゲートのエッジに近接しているライトドープドレイン（ＬＤＤ）領域及び単結晶半導体ボディの上面から単結晶半導体ボディの底面まで伸張しているシンカーを含んでいる。
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【課題】垂直ＭＯＳＦＥＴデバイス及び容量に関連したプロセス及び構成を提供する。
【解決手段】半導体デバイスは半導体材料の第１の層と、第１の層中に形成された第１のソース／ドレイン領域を有する電界効果トランジスタを含む。チャネル領域は、第１の層上に形成され、第２のソース／ドレイン領域２３５はチャネル領域上に形成される。集積回路構造は底部プレート２６６、誘電体層２５８及び最上部容量プレート２５９を有する容量を更に含む。作製方法において、電界効果トランジスタのソース領域及びドレイン領域から成るグループから選択された第１のデバイス領域が、半導体層上に形成される。第１の電界効果トランジスタゲート領域２６５が、第１のデバイス領域上に形成される。間にはさまれた誘電体層を有する最上部及び底部層も、半導体層上に形成される。別の実施例において、容量層は半導体層中に形成された溝又は窓内に形成される。 （もっと読む）

【課題】耐熱性の低い部分を有する基板に加熱処理をして半導体基板を製造する。
【解決手段】単結晶層を有し熱処理される被熱処理部と、熱処理で加えられる熱から保護されるべき被保護部とを備えるベース基板を熱処理して半導体基板を製造する方法であって、被保護部の上方に、ベース基板に照射される電磁波から被保護部を保護する保護層を設ける段階と、ベース基板の全体に電磁波を照射することにより被熱処理部をアニールする段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】ＭＩＳＦＥＴのしきい値のばらつきを抑制する。
【解決手段】半導体基板１に素子分離領域２を形成し、ＭＩＳＦＥＴのしきい値調整用のチャネルドープイオン注入を行なってから、ゲート絶縁膜５ａ，５ｂおよびゲート電極ＧＥ１，ＧＥ２を形成する。それから、イオン注入によりエクステンション領域７ａ，７ｂおよびハロー領域８ａ，８ｂを形成し、更に炭素（Ｃ）、窒素（Ｎ）またはフッ素（Ｆ）のうちの１種以上をイオン注入することにより拡散防止領域１０ａ，１０ｂを形成する。その後、ゲート電極ＧＥ１，ＧＥ２の側壁上にサイドウォールＳＷを形成してから、イオン注入により、ソース・ドレイン用のｎ^＋型半導体領域１１ａおよびｐ^＋型半導体領域１１ｂを形成して、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが形成される。 （もっと読む）

【課題】耐熱性の低い部分を有する基板であっても加熱処理が可能となる、基板の熱処理方法を提供する。
【解決手段】熱処理される被熱処理部を備えるベース基板を熱処理して半導体基板を製造する方法であって、電磁波を吸収して熱を発生し、被熱処理部を選択的に加熱する被加熱部をベース基板上に設ける段階と、ベース基板に電磁波を照射する段階と、被加熱部が電磁波を吸収することにより発生する熱によって、被熱処理部の格子欠陥密度を低減する段階とを備える半導体基板の製造方法を提供する。 （もっと読む）

【課題】 バンド端を制御されたＶｔオフセット・デバイスを提供する。
【解決手段】 バンド端を制御されたＶｔオフセット・デバイス、バンド端を制御されたＶｔオフセット・デバイスの設計構造体、及びその構造体の製造方法を開示する。構造体は、第１のバンド構造及び第１の型をもたらす第１の原子比の第１の化合物半導体のチャネルを有する第１のＦＥＴを含む。この構造体はさらに、第２のバンド構造及び第１の型をもたらす第２の原子比の第２の化合物半導体のチャネルを有する第２のＦＥＴを含む。第１の化合物半導体は第２の化合物半導体とは異なり、その結果、第１のＦＥＴは第２のバンド構造とは異なる第１のバンド構造を有し、第２のＦＥＴの閾値電圧とは異なる閾値電圧を生じる。 （もっと読む）

開示の実施形態は、ＭＯＳチャネル領域に一軸性歪みを与える金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインを備えた、歪みトランジスタ量子井戸（ＱＷ）チャネル領域を含む。チャネル層の除去された部分が、チャネル材料の格子間隔とは異なる格子間隔を有するジャンクション材料で充填されることで、量子井戸の頂部バリア層及び底部バッファ層によってチャネル層に発生される二軸性歪みに加えて、一軸性歪みがチャネルに発生される。
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【課題】複数の半導体素子における界面特性及び信頼性の劣化を抑制する。
【解決手段】半導体装置の製造方法は、第１半導体素子を有する第１領域と前記第１半導体素子と異なる第２半導体素子を有する第２領域とを備えた半導体装置の製造方法であって、前記第１領域及び前記第２領域における半導体基板１０表面にシリコンゲルマニウム膜１１を形成する工程と、前記第１領域及び前記第２領域における前記シリコンゲルマニウム膜表面を窒化処理する工程と、前記第１領域及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上にシリコンと酸素とを主成分とする第１絶縁膜１３を形成する工程と、前記第２領域における前記第１絶縁膜を除去する工程と、前記第１領域における前記第１絶縁膜上及び前記第２領域における窒化処理された前記シリコンゲルマニウム膜上に金属と酸素とを主成分とする第２絶縁膜１５を形成する工程と、を具備する。 （もっと読む）

【課題】部分的に絶縁膜が形成されているシリコン基板上を単結晶で覆うことができる半導体装置の製造方法及び基板処理装置を提供する。
【解決手段】部分的に絶縁膜が形成されたＳｉ基板１０上に、ａ−Ｓｉ膜１４を成膜する（図１（ｂ））。このＳｉ基板１０を熱処理すると、基板のＳｉ結晶を種としてａ−Ｓｉが固相Ｅｐｉ化される（図１（ｃ））。基板の厚さ方向に対して充分にＥｐｉ結晶化された範囲を保護するようにレジスト膜１８を形成し（図１（ｄ））、エッチング処理を行い（図１（ｅ））、その後、アッシング処理によってレジスト膜１８を剥離し、このＳｉ基板１０上に再度ａ−Ｓｉ膜を成膜する（図１（ｆ））。再度、上記熱処理を行うことで、ａ−Ｓｉが固相Ｅｐｉ化される（図１（ｇ））。 （もっと読む）