スレッショルド調節半導体合金を堆積させるのに先立ちパターニング不均一性を低減することによる前記半導体合金の厚みばらつきの低減
【解決手段】
シリコン／ゲルマニウム合金のようなスレッショルド調節半導体合金を堆積させるための選択的エピタキシャル成長プロセスにおける成長速度は、選択的エピタキシャル成長プロセスを実行するのに先立ちプラズマ支援エッチングプロセスを実行することによって、高められ得る。例えば、プラズマ支援エッチンプロセスに基いてマスク層がパターニングされてよく、それにより後続の成長プロセスの間に優れたデバイストポグラフィを同時にもたらすことができる。従って、スレッショルド調節材質を高い厚み均一性で堆積させることができ、全体的なスレッショルドばらつきを低減することができる。
シリコン／ゲルマニウム合金のようなスレッショルド調節半導体合金を堆積させるための選択的エピタキシャル成長プロセスにおける成長速度は、選択的エピタキシャル成長プロセスを実行するのに先立ちプラズマ支援エッチングプロセスを実行することによって、高められ得る。例えば、プラズマ支援エッチンプロセスに基いてマスク層がパターニングされてよく、それにより後続の成長プロセスの間に優れたデバイストポグラフィを同時にもたらすことができる。従って、スレッショルド調節材質を高い厚み均一性で堆積させることができ、全体的なスレッショルドばらつきを低減することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
概して、本開示は、金属含有電極と二酸化シリコン及びシリコン窒化物のようなゲート誘電体に比べて大きな誘電率の高ｋ誘電体とを含む高容量性ゲート構造を備えた進歩的なトランジスタ要素を含む洗練された集積回路に関する。
【背景技術】
【０００２】
ＣＰＵ、記憶デバイス、ＡＳＩＣ（特定用途向け集積回路）等の高度な集積回路の製造は、指定された回路レイアウトに従い所与のチップ区域上に形成されるべき多数の回路要素を必要とし、電界効果トランジスタは、集積回路の性能を実質的に決定する回路要素の１つの重要な種類を代表する。概して多くのプロセス技術が現在のところ実施されており、電界効果トランジスタを含め多くの種類の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いた複雑な集積回路の製造においては、何百万のトランジスタ、例えばｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、典型的には複数の所謂ｐｎ接合を備えており、ｐｎ接合は、ドレイン及びソース領域と称される高濃度にドープされた領域とその高濃度にドープされた領域に隣接して配置される低濃度にドープされた又は非ドープの領域、例えばチャネル領域との界面によって形成されている。電界効果トランジスタにおいては、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加による伝導性チャネルが形成されている場合、チャネル領域の伝導性は、ドーパント濃度、電荷キャリアの移動度に依存し、そしてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極に制御電圧が印加されている場合に絶縁層の下方に伝導性チャネルを急速に生成する能力と共に、チャネル領域の伝導性は、ＭＯＳトランジスタの性能に大きな影響を与える。このように、ゲート電極の伝導性に依存するチャネル生成の速度、及びチャネル抵抗率がトランジスタ特性を実質的に決定するので、チャネル長のスケーリング(scaling)並びにそれに関連してチャネル抵抗率の減少及びゲート抵抗率の減少は、集積回路の動作速度の増大を達成するための支配的な設計基準である。
【０００３】
現在、シリコンの実質的に無制限な入手可能性、シリコン並びに関連する材質及びプロセスの十分に理解された特性、並びにこの５０年を超えて蓄積されてきた経験により、集積回路の大半はシリコンに基いて製造されている。従っておそらくシリコンは、大量生産品に対して設計される回路世代のための予測可能な将来において選択される材質であり続けるであろう。半導体デバイスを製造する場合におけるシリコンの重要性に対する１つの理由は、互いに異なる領域の信頼性のある電気的絶縁を可能にするシリコン／二酸化シリコン界面の優れた特性にあった。シリコン／二酸化シリコン界面は高温で安定であり従って、例えば界面の電気的特性を犠牲にすることなくドーパントを活性化し且つ結晶損傷を取り除くための焼鈍サイクルに対して要求されるような後続の高温処理の実行を可能にする。
【０００４】
上述した理由のため、二酸化シリコンは、大抵は多結晶シリコン又は他の金属含有材質からなるゲート電極をシリコンチャネル領域から隔てるゲート絶縁層として、電界効果トランジスタにおいて好適に用いられる。電界効果トランジスタのデバイス性能を着実に向上させることにおいて、スイッチング速度及び駆動電流能力を改善するために、チャネル領域の長さが絶えず減少させられてきた。トランジスタの動作は、所与の供給電圧に対して望ましい駆動電流を供給するのに十分高い電荷密度にまでチャネル領域の表面を反転させるためにゲート電極に供給される電圧によって制御されるので、ゲート電極、チャネル領域及びそれらの間に配置される二酸化シリコンにより形成されるキャパシタによって提供されるある程度の容量性結合は維持される必要がある。チャネル長を減少させることは、トランジスタ動作の間の所謂短チャネル挙動を避けるために大きな容量性結合を必要とすることが判明している。短チャネル挙動は、漏れ電流の増大とスレッショルド電圧のチャネル長への明白な依存とをもたらす可能性がある。比較的低い供給電圧及びそれにより低下させられたスレッショルド電圧を有する積極的に縮小化されたトランジスタデバイスは、漏れ電流の指数関数的な増大に悩まされることがある一方で、ゲート電極のチャネル領域に対する強化された容量性結合を必要とする。このように二酸化シリコン層の厚みは、ゲートとチャネル領域の間で要求される容量を提供するためにこれに対応して減少させられる必要がある。例えば約０．０８μｍのチャネル長は、約１．２ｎｍの薄さの二酸化シリコンからなるゲート絶縁体を必要とする。一般的に極めて短いチャネルを有する高速トランジスタ要素の使用は高速な応用に限定されるであろう一方で、より長いチャネルを有するトランジスタ要素は記憶トランジスタ要素のようにそれほど臨界的でない応用のために用いられるであろうが、極薄の二酸化シリコンゲート絶縁層を通っての電荷キャリアの直接的なトンネリングに起因する比較的大きな漏れ電流は、性能重視の回路(performance driven circuits)に対する要求にもはや適合し得ない１〜２ｎｍの範囲の酸化物厚に対する値に達する可能性がある。
【０００５】
そこで、特に極めて薄い二酸化シリコンゲート層に対して、二酸化シリコン又は少なくともその一部に代わるゲート絶縁層のための材質が検討されてきた。有望な代替的誘電体は顕著に高い誘電率を呈する材質を含み、その結果、対応して形成されるゲート絶縁層の物理的により大きな厚みが、その大きな厚みにもかかわらず、極めて薄い二酸化シリコン層によって得られたであろうような容量性結合をもたらす。一般に、特定の容量性結合を二酸化シリコンで達成するために要求される厚みは、容量等価厚み(capacitance equivalent thickness)（ＣＥＴ）と称される。従って、一見すると、二酸化シリコンを単純に高ｋ材質で置換することは、１ｎｍ以下の範囲の容量性等価厚みを得るための簡単な方法であるようには思える。
【０００６】
このように二酸化シリコンに代わる高誘電率材質として、ｋが約２５のタンタル酸化物（Ｔａ２Ｏ５）、ｋが約１５０のストロンチウム・チタン酸化物（ＳｒＴｉＯ３）、ハフニウム酸化物（ＨｆＯ２）、ＨｆＳｉＯ、ジルコニウム酸化物（ＺｒＯ２）等が提案されてきた。
【０００７】
高ｋ誘電体にも基いて洗練されたゲートアーキテクチャへ進む場合、多結晶シリコンはゲート誘電体との界面の近傍での電荷キャリア枯渇(charge carrier depletion)に悩まされる可能性があり、それによりチャネル領域とゲート電極の間の実効容量を減少させることがあるので、通常用いられる多結晶シリコン材質と置換するようにゲート電極のための適切な伝導性材質を設けることによってもまた、トランジスタ性能を高めることができる。従って、二酸化シリコン層と比べてそれほど臨界的でない厚みであってさえも高ｋ誘電体材質が高い容量をもたらすことに加えて漏れ電流を許容レベルに維持するゲート積層物(gate stack)が提案されてきた。一方、チタン窒化物、アルミニウム酸化物等のような金属含有非多結晶シリコン材質は、高ｋ誘電体材質と直接的に接続するように形成され得るので、枯渇領域(depletion zone)の存在を実質的に回避することができる。チャネル領域内に伝導性チャネルが形成される電圧を表すトランジスタの低いスレッショルド電圧は、典型的には大きな駆動電流を得ることが望ましいので、通常は、それぞれのチャネルの可制御性は、少なくともｐｎ接合の近傍において洗練された横方向のドーパントプロファイル及びドーパント勾配を必要とする。従って、通常は所謂ハロ領域(halo regions)が、残りのチャネル及び半導体領域の伝導性タイプに対応する伝導性タイプのドーパント種を導入するために、イオン注入によって形成され、その結果、それぞれの拡張並びに深いドレイン及びソース領域の形成の後に結果として得られるｐｎ接合ドーパント勾配が「補強」される。このように、トランジスタのスレッショルド電圧はチャネルの可制御性を有意に決定し、この場合、減少させられたゲート長に対してスレッショルド電圧の顕著な分散(variance)が観察され得る。従って、適切なハロ注入領域を設けることによって、チャネルの可制御性を高めることができ、それにより、スレッショルドロールオフとも称されるスレッショルド電圧の分散を低減すると共に、ゲート長のばらつきを伴うトランジスタ性能の顕著なばらつきを低減することができる。トランジスタのスレッショルド電圧は、ゲート誘電体材質に接触しているゲート材質の仕事関数に大きく影響されるので、考慮中のトランジスタの伝導性タイプに対して実効仕事関数の適切な調節が保証される必要がある。
【０００８】
例えば、チタン窒化物、アルミニウム酸化物等のような適切な金属含有ゲート電極材質がしばしば用いられ、この場合、対応する仕事関数は、ｎチャネルトランジスタのようなトランジスタの１つのタイプに対して適切であるように調節することができる一方で、ｐチャネルトランジスタは、所望のスレッショルド電圧を得るために異なる仕事関数を必要とするであろうし、従って異なる処理をされた金属含有電極材質を必要とするであろう。この場合、異なるトランジスタタイプの要求に適合するために異なるゲート電極材質を提供するように、複雑で且つ洗練された製造レジームが必要にあるであろう。この理由により、特定的に設計された半導体材質のバンドギャップを金属含有ゲート電極材質の仕事関数に適切に「適合させ(adapt)」て、それにより考慮中のトランジスタの所望の低いスレッショルド電圧を得るために、トランジスタデバイスの高ｋ誘電体材質とチャネル領域の間の界面に、特定的に設計された半導体材質を設けることによって、トランジスタデバイスのスレッショルド電圧を適切に調節することが提案されてきた。典型的には、シリコン／ゲルマニウム等のような対応する特定的に設計された半導体材質は、追加的な複雑なプロセスステップをももたらし得るエピタキシャル成長技術によって設けることができるが、エピタキシャル成長技術は、異なる金属含有ゲート電極材質を設けることに比べれば低減された全体的なプロセス複雑性を提供し得るし、あるいは適切なトランジスタ特性を得ることにおいて高い柔軟性を提供し得る。
【０００９】
しかし、スレッショルド調節半導体合金を設けるための製造シーケンスは、能動領域にわたるスレッショルドばらつきに大きな影響を有し得ることが判明しており、図１ａ〜１ｆを参照してこれを更に詳細に説明する。
【００１０】
図１ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には、その内部及びその上方に複数のトランジスタ要素を形成するために適切な厚みを有するシリコン含有半導体材質１０３が形成されている。図示される例では、例えば二酸化シリコン材質の形態にある埋め込み絶縁層１０２が基板１０１とシリコン含有半導体材質１０３の間に配置されている。また、第１の結晶性「能動(active)」領域１０３Ａと第２の能動領域１０３Ｂを画定するように、浅い溝分離(shallow trench isolation)のような分離構造１０４が半導体層１０３内に形成されている。この関連において、能動領域は、１つ以上のトランジスタ要素に対してｐｎ接合を形成するために適切なドーパントプロファイルがその内部に生成されることになる半導体材質として理解されるべきである。図示される例では、第１の能動領域１０３Ａは１つ以上のｐチャネルトランジスタに対応しているであろう一方で、第２の能動領域１０３Ｂは１つ以上のｎチャネルトランジスタに対応しているであろう。更に、図示される製造段階においては、二酸化シリコンマスク層１０５が第１及び第２の能動領域１０３Ａ，１０３Ｂの上方に形成される一方で、典型的には層１０５の材質は熱酸化物材質として形成されるであろうから、層１０５の二酸化シリコン材質は分離構造１０４上には典型的には形成されないであろう。
【００１１】
図１ａに示される半導体デバイス１００は、典型的には以下のプロセス技術に基いて形成され得る。先ず、分離構造１０４が十分に確立されたリソグラフィ、エッチング、堆積、平坦化、及び焼鈍の技術に基いて形成され、この場合、例えばリソグラフィプロセスに基いて半導体層１０３内に溝が形成され、その溝は次いで二酸化シリコン、シリコン窒化物等のような適切な絶縁材質で充填されることになる。過剰な材質を除去した後、能動領域１０３Ａ，１０３Ｂのための適切なドーパント種を導入するために、適切なマスクレジームを用いて注入シーケンス(implantation sequences)を実行することによって、更なる処理が典型的には継続する。分離構造１０４の形成の間、洗練された平坦化技術が典型的には用いられるかもしれないが、にもかかわらず、上述のプロセスシーケンスの後に多かれ少なかれ明白な表面トポグラフィ(topography)が維持されることがあり、その結果、能動領域１０３Ａ，１０３Ｂの材質が分離構造１０４の表面１０４Ｓよりも上方に拡がっているかもしれないことが理解されるべきである。その後、二酸化シリコン１０５が例えば酸化によって形成されてよく、酸化は層１０５の所望の厚みを得るために適切に選択されたプロセスパラメータに基いており、層１０５は半導体デバイス１００の更なる処理の間に成長マスクとして作用し得る。即ち、既に論じられたように、能動領域１０３Ａ内及びその上方に形成されることになるｐチャネルトランジスタに応じて必要なバンドギャップオフセット又はスレッショルド電圧の調節をもたらし得るシリコン／ゲルマニウム合金を堆積させるための選択的エピタキシャル成長プロセスを実行するのに先立ち、能動領域１０３Ａは露出させられている必要がある。
【００１２】
図１ｂは第２の能動領域１０３Ｂの上方にレジストマスク１０６が形成される更に進んだ製造段階における半導体デバイスを模式的に示している。レジストマスクは、対応するウエルドーパント種を能動領域１０３Ａ，１０３Ｂ内へ導入する場合におけるマスキングレジームに対しても用いられ得るのと同様のレシピに従うリソグラフィ技術によって形成され得る。このようにレジストマスク１０６をパターニングした後、能動領域１０３Ａはウエット化学的エッチング環境１０７に曝され、エッチング環境は、シリコン材質に対して選択的に二酸化シリコンを効率的に除去し得るフッ酸（ＨＦ）に基いて実行され得る。その結果、マスク層１０５の露出させられた部分は効率的に除去されるが、ここでは、領域１０３Ａ，１０３Ｂ及び分離構造１０４に関して既に生成されている表面トポグラフィは、典型的には維持されるであろうし、あるいは更に増大させられるかもしれない。次いで、十分に確立されたエッチングレシピに基いてレジストマスク１０６を除去するように更なるウエット化学的エッチングプロセスが典型的には実行され、ここでは、用いられる化学薬品に応じて、結果としてもたらされる表面トポグラフィは更に増大させられるかもしれない。
【００１３】
図１ｃは上述したプロセスシーケンスの後であって且つ露出させられた能動領域１０３Ａ上にシリコン／ゲルマニウム合金を実際に堆積させる前の半導体デバイス１００を模式的に示している。図示されるように、適度に明白な表面トポグラフィは、水平表面部分１０３Ｈ及び実質的に垂直な表面部分１０３Ｖの露出を結果としてもたらすであろうし、ここでは両部分ともに後続のエピタキシャル成長プロセスの間に堆積表面区域として作用するであろう。
【００１４】
図１ｄは選択的エピタキシャル成長プロセス１０８の間における半導体デバイス１００を模式的に示しており、選択的エピタキシャル成長プロセス１０８においては、顕著な材質堆積は露出させられた表面区域１０３Ｈ，１０３Ｖに制限され得る一方で分離構造１０４及び二酸化シリコンマスク層１０５のような誘電体表面区域上の材質堆積は無視し得るように、十分に確立されたレシピに従ってプロセスパラメータが選択される。その結果、選択的エピタキシャル成長プロセス１０８の間、シリコン／ゲルマニウム合金１０９が選択的に能動領域１０３Ａ上に形成され、ここでは、表面部分１０３Ｈ，１０３Ｖはテンプレート材質として作用し得る。例えば洗練された応用においては、概ね２５原子パーセントのゲルマニウム濃度が用いられる場合、シリコン／ゲルマニウム合金１０９は、所望の目標厚み、例えば概ね１０ｎｍで設けられる必要があるかもしれない。シリコン／ゲルマニウム合金１０９の組成及びその厚みは、最終的に得られるスレッショルド電圧及びそれに伴い最終的に得られるトランジスタ特性に大きな影響を有し得ることが理解されるべきである。材質組成は高度な正確性で制御され得るのであるが、完成した半導体デバイスにおいては顕著な程度のスレッショルドばらつきが観察されることがあり、これはシリコン／ゲルマニウム合金の厚みばらつきに起因しているものと考えられている。本開示をなんらかの理論に制限する意図はないが、堆積プロセス１０８の間に成長速度の差が生じている可能性があると推測され、この成長速度の差は、露出させられた表面区域１０３Ｈ，１０３Ｖの異なる結晶方位を起源としているのかもしれない。即ち、図１ｄに示されるように、半導体層１０３は表面方位（１００）を有する結晶性材質として設けられているであろう一方で、トランジスタの長さ方向及び幅方向は、典型的には結晶学的な（１１０）方向に対して位置合わせされている。その結果、特に、表面部分１０３Ｖが実質的に（１１０）方位を有しているであろう分離構造１０４近傍の区域で、また対応する丸みを帯びた部分１０３Ｒの区域において、他の結晶学的方向が存在することがあり、それにより、実質的に（１００）方位を有している中央部分と比較して増大された成長速度が結果としてもたらされ得る。結果として、能動領域１０３Ａの周辺での厚み１０９Ｐは、能動領域１０３Ａの中央での厚み１０９Ｃと比べて大きくなることがあり、それにより場合によっては能動領域１０３Ａにわたってスレッショルドばらつきが結果としてもたらされるかもしれない。
【００１５】
図１ｅは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、それぞれのシリコン／ゲルマニウム合金に基いて１つ以上のｐチャネルトランジスタ１５０Ａが能動領域１０３Ａ内及びその上方に形成され、シリコン／ゲルマニウム合金は、図１ｄを参照して前述したようにこれらの材質が異なる厚みを有しているであろうから、合金１０９Ｃ，１０９Ｐと称されることがある。またｎチャネルトランジスタ１５０Ｂが能動領域１０３Ｂ内及びその上方に形成される。トランジスタ１５０Ａ，１５０Ｂは、前述したように高ｋ誘電体材質を備えたゲート絶縁層１５１Ｂを含む電極構造１５１を備えている。更に、アルミニウム酸化物、チタン窒化物等のような金属含有電極材質がゲート絶縁層１５１Ｂ上に形成されるであろうし、次いで多結晶シリコン１５１Ｃのような更なる電極材質が形成されるであろう。図示されるように、ｐチャネルトランジスタ１５０Ａにおいては、トランジスタ１５０Ａのスレッショルド電圧、即ち伝導性チャネルがチャネル領域１５３内に形成される電圧が、合金１０９Ｃ，１０９Ｐ並びに材質１５１Ｂ及び１５１Ａの特性と、前述したような洗練されたドーパントプロファイルに基いて形成されるであろうドレイン及びソース領域１５４の対応する特性との組み合わせによって決定され得るように、ゲート絶縁層１５１Ｂが対応するシリコン／ゲルマニウム合金１０９Ｃ，１０９Ｐ上に形成される。一方、ｎチャネルトランジスタ１５０Ｂのチャネル領域１５３のバンドギャップ構造は、トランジスタ１５０Ｂの対応する材質１５１Ｂ，１５１Ａに対して適切である。従ってこの構成においては、シリコン／ゲルマニウム合金は具体的に選択された目標厚みに基いて形成されるであろうし、目標厚みはトランジスタ１５０Ａに対して実質的に同一のスレッショルド電圧を結果としてもたらすであろうが、ゲート電極構造１５１並びにドレイン及びソース領域１５４を形成するための残りの製造プロセスがたとえ高度なプロセス均一性で実行され得る場合であっても、先行して生じる堆積不均一性は、トランジスタ特性の対応する差の原因になり得る。
【００１６】
図１ｆは図１ｅのトランジスタ１５０Ａの１つのようなｐチャネルトランジスタをトランジスタ幅方向に沿って図示するための断面図を模式的に示している。従って、図示されるように、ゲート電極構造１５１は、全体的な能動領域１０３Ａを超えて延びているであろうし、また分離構造１０４の一部分の上方にも形成されるであろう。前述したような堆積不均一性に起因して、シリコン／ゲルマニウム合金１０９は周辺部分１０９Ｐ及び中央部分１０９Ｃを備えているであろうし、これらは既に論じられたように厚みが異なるかもしれない。その結果、単一のトランジスタ要素内でもやはりシリコン／ゲルマニウム合金の明白な厚みばらつきが存在し、シリコン／ゲルマニウム合金１０９の厚みがばらつくことによって、予測するのが困難であろう全体的なスレッショルド電圧が得られてしまうかもしれない。また、増大された全体的なトランジスタ幅に対して、分離構造１０４でのエッチング効果ＥＤＴＥは、減少させられた幅を有するトランジスタ能動領域と比較してそれほど明白ではないであろうから、種々の能動領域のトランジスタ幅の差に対しては、更なる明白なスレッショルドばらつきが生じるかもしれない。その結果、単一のトランジスタ要素内であってさえも、シリコン／ゲルマニウム材質の厚みばらつきに起因して、スレッショルドのトランジスタ幅に対する依存度が顕著に増大することがあり、それにより著しい全体的なデバイスばらつきの原因になるであろうし、そのようなデバイスばらつきは洗練された半導体デバイスの性能要求には適合し得ないかもしれない。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述した状況に鑑み、本開示は、スレッショルド電圧調節が半導体合金に基いて達成され得る一方で、上で特定した１つ以上の問題の影響を回避し又は少なくとも低減することができる方法及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１８】
概して、本開示は、選択的エピタキシャル成長プロセスを実行するのに先立ち能動半導体領域の表面トポグラフィを強化することによってスレッショルドばらつきが低減され得る方法及び半導体デバイスを提供する。このために、考慮中の能動領域の材質が高度に制御可能な様態で除去されてよく、その結果、後続のエピタキシャル成長プロセスの間の成長速度ばらつきを大幅に低減することができる。この目的のために、幾つかの例示的な実施形態では、例えば成長マスクをパターニングすることに関連してプラズマ支援エッチングレシピが用いられてよく、それにより、明白な表面トポグラフィを低減することができ、従ってエピタキシャル成長プロセスの間に高い均一性をもたらすことができる。
【００１９】
ここに開示される１つの例示的な方法は、第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域上にマスク層を形成することを備えており、ここでは、第１及び第２のシリコン含有半導体領域は、分離領域によって横方向に分離される。方法は更に、第１のシリコン含有結晶性半導体領域から選択的にマスク層を除去する一方で第２のシリコン含有結晶性半導体領域上にはマスク層を維持することを備えている。また、第１のシリコン含有結晶性半導体領域は沈ませられ(recessed)、そして沈まされた第１のシリコン含有結晶性半導体領域上に選択的にスレッショルド調節半導体合金が形成される。方法は更に、スレッショルド調節半導体合金の上方に第１のトランジスタの第１の電極構造を形成することと、第２のシリコン含有結晶性半導体領域の上方に第２のトランジスタの第２のゲート電極構造を形成することとを備えている。
【００２０】
ここに開示される更なる例示的な方法は、分離構造によって横方向に包囲される能動半導体領域の表面を露出させることを備えており、ここでは、露出させられた表面の任意の露出させられた表面区域は実質的に同一の結晶方位を有している。また方法は、選択的エピタキシャル成長プロセスを実行することによって、露出させられた表面上にスレッショルド調節半導体材質を形成することを備えている。最後に方法は、トランジスタのゲート電極構造をスレッショルド調節半導体材質上に形成することとを備えており、ここでは、ゲート電極構造は、高ｋ誘電体材質及び高ｋ誘電体材質上に形成される金属含有電極材質を備えている。
【００２１】
ここに開示される１つの例示的な半導体デバイスは、能動シリコン含有半導体領域と、能動シリコン含有半導体領域を横方向に包囲する分離構造とを備えており、ここでは、分離構造は、能動シリコン含有半導体領域の幅を規定する第１のエッジ及び第２のエッジを有している。半導体デバイスは更に、能動シリコン含有半導体領域上に形成され、そして第１のエッジから第２のエッジへ拡がり、そして概ね５パーセント以下のばらつきを伴う厚みを有するスレッショルド調節半導体合金を備えている。また、半導体デバイスは、高ｋゲート絶縁層及び高ｋゲート絶縁層上に形成される金属含有電極材質を備えたゲート電極構造を備えている。
【図面の簡単な説明】
【００２２】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００２３】
【図１ａ】図１ａは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その１）である。
【図１ｂ】図１ｂは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その２）である。
【図１ｃ】図１ｃは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その３）である。
【図１ｄ】図１ｄは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その４）である。
【図１ｅ】図１ｅは先行する従来のプロセス戦略に基いて形成されそれにより成長速度の不均一性に起因すると考えられる明白なスレッショルド電圧ばらつきを得てしまうトランジスタ要素を模式的に示す断面図（その１）である。
【図１ｆ】図１ｆは先行する従来のプロセス戦略に基いて形成されそれにより成長速度の不均一性に起因すると考えられる明白なスレッショルド電圧ばらつきを得てしまうトランジスタ要素を模式的に示す断面図（その２）である。
【図２ａ】図２ａはマスク材質の堆積及びパターニングの間の半導体デバイスを模式的に示す断面図（その１）であり、ここでは例示的な実施形態に従いパターニングはプラズマ支援エッチングプロセスに基いて達成され得る。
【図２ｂ】図２ｂはマスク材質の堆積及びパターニングの間の半導体デバイスを模式的に示す断面図（その２）であり、ここでは例示的な実施形態に従いパターニングはプラズマ支援エッチングプロセスに基いて達成され得る。
【図２ｃ】図２ｃは更なる例示的な実施形態に従い一定の程度の材質除去及びこれに伴い能動領域の沈みを達成することができ、それにより選択的エピタキシャル成長プロセスに先立ち表面トポグラフィを強化し得る製造段階の間の半導体デバイスを模式的に示す図である。
【図２ｄ】図２ｄは例示的な実施形態に従いスレッショルド調節半導体合金を形成するための更なる製造ステップの間のデバイスを模式的に示す断面図（その１）である。
【図２ｅ】図２ｅは例示的な実施形態に従いスレッショルド調節半導体合金を形成するための更なる製造ステップの間のデバイスを模式的に示す断面図（その２）である。
【図２ｆ】図２ｆはスレッショルド調節半導体合金のエピタキシャル成長の後の半導体デバイスを模式的に示す上面図である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従い低減された程度の厚みばらつきを有するスレッショルド調節半導体合金に基いて高ｋゲート絶縁材質を含む洗練されたゲート電極構造が形成され得る大きく進んだ製造段階における半導体デバイスを模式的に示す断面図（その１）である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従い低減された程度の厚みばらつきを有するスレッショルド調節半導体合金に基いて高ｋゲート絶縁材質を含む洗練されたゲート電極構造が形成され得る大きく進んだ製造段階における半導体デバイスを模式的に示す断面図（その２）である。
【発明を実施するための形態】
【００２４】
以下の詳細な説明及び図面に説明される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は、ここに開示される主題を特定の開示される例示的な実施形態に限定することを意図するものではない一方で、むしろ説明されている例示的な実施形態は、本開示の種々の側面を単に例示するものであり、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２５】
基本的には、１つの例として、本開示は、洗練されたゲート電極構造が高ｋ誘電体材質及び金属含有電極材質に基いて早い製造段階において形成され得る半導体デバイス及び技術を提供する。１つのタイプのトランジスタのスレッショルド電圧は、従って、対応するトランジスタのチャネル領域内に適切な半導体材質を設けることによって調節することができ、その半導体材質は高い均一性を伴う製造プロセス技術によって完成することができ、それにより、前述したような従来の戦略と比べてスレッショルドばらつきを低減することができる。この目的で、幾つかの異なる結晶方位を用いるために、露出させられた能動領域の表面トポグラフィが強化されてよく、これらの異なる結晶方位は、典型的には、先行する製造プロセスの間に多かれ少なかれ明白な表面トポグラフィが生成されてしまっている場合に、能動領域のエッジに存在するであろう。つまり、露出させられた能動領域の材質を高度に制御可能な方法で、即ち幾つかの例示的な実施形態ではプラズマ支援のエッチングプロセスに基いて除去することによって、一定の程度の沈みが達成され得るので、露出させられた能動領域の周辺での実質的に垂直な表面又は側壁部分のような不所望な表面区域の量を減少させることもできる。その結果、選択的エピタキシャル成長プロセスの間の成長速度に対する不所望な結晶方位の影響を低減することができ、それにより、エピタキシャル成長させられる半導体材質の中央区域及び周辺区域の間での厚みの差を減少させることができる。ここで用いられる「厚みのばらつき又は均一性」の用語は、考慮中の能動領域の中央における半導体合金の厚みに基いて定義されてよく、また能動領域の周辺での当該「参照(reference)」厚みからの偏差のパーセンテージを決定することによって定義されてよいことが理解されるべきである。例えば、能動領域の中央での１０ｎｍの厚み及びその周辺での１２ｎｍの厚みは、２０パーセントの厚みばらつきに対応し得る。
【００２６】
ここに開示される幾つかの例示的な実施形態では、マスク層をパターニングするためのプラズマ支援エッチングプロセスの間に、能動領域において高度に制御可能な材質除去を達成することができ、それにより、前述したような従来の戦略に関する高度なプロセス効率性を維持することができる。例えば、当該分野において十分に確立されているような塩素又はフッ素ベースのレシピを用いるプラズマ支援エッチング化学薬品に基いて効率的にエッチングされ得る効果的なマスク材質として、シリコン窒化物が用いられてよい。他の例示的な実施形態においては、必要であれば、例えば十分に制御可能なウエット化学的エッチングプロセス等に基く追加的な材質除去が適用されてよい。その結果、先行するプラズマ支援エッチングプロセスに基いて、従来の戦略では典型的には生じるような明白な成長不均一性の一因になることなしに、任意の所望の程度の沈みを適用することができる。
【００２７】
図２ａ〜２ｈを参照して更なる例示的な実施形態をより詳細に以下に説明し、必要である場合には図１ａ〜１ｆが再び参照されることがある。
【００２８】
図２ａは基板２０１及びシリコン含有半導体領域２０３を備えた半導体デバイス２００の断面図を模式的に示しており、基板２０１及びシリコン含有半導体領域２０３は実質的に結晶性の状態であってよい。また、幾つかの例示的な実施形態では、例えば図２ａに示されるように、デバイス２００はＳＯＩアーキテクチャに基いて形成されてよく、ＳＯＩアーキテクチャにおいては、埋め込み絶縁層２０２が基板２０１と半導体層２０３の間に配置される。しかし、ここに開示される原理は、半導体デバイス２００の少なくとも幾つかのデバイス区域において埋め込み絶縁層２０２が除かれ得るバルク構造にも容易に適用され得ることが理解されるべきである。また、浅い溝分離のような分離構造２０４が半導体層２０３内に設けられてよく、それにより第１の能動領域２０３Ａ及び第２の能動領域２０３Ｂが画定され得る。デバイス１００を参照して既に説明したように、能動領域２０３Ａ，２０３Ｂは、能動領域２０３Ａ，２０３Ｂ内及びその上方に更に形成されることになる対応するトランジスタの伝導性タイプを規定するための基本ドーパントプロファイルを備えていてよい。１つの例示的な実施形態においては、能動領域２０３Ａは、その内部に１つ以上のｐチャネルトランジスタを形成するためにｎドープ領域を代表してよい。同様に、能動領域２０３Ｂは、１つ以上のｎチャネルトランジスタの能動領域を代表してよい。以下においては製造シーケンスを説明し、その製造シーケンスにおいては、能動領域２０３Ａ内に形成されることになる１つ以上のトランジスタに対する対応するスレッショルド電圧をもたらすために、スレッショルド調節半導体合金が能動領域２０３Ａ上に選択的に形成されてよい。しかし、スレッショルド電圧を調節するための対応するメカニズムはまた、全体的なデバイス要求及びプロセス要求に応じて、能動領域２０３Ｂ又は能動領域２０３Ａ，２０３Ｂの両方の内部又は上方に形成されることになる任意のトランジスタにも適用され得ることが理解されるべきである。更に、図示される製造段階においては、能動領域２０３Ａ，２０３Ｂの上方には、マスク層２０５が適切な厚み、例えば概ね１０ｎｍ以下の範囲内の厚みで形成されてよい。１つの例示的な実施形態では、マスク層２０５は、十分に確立された堆積レシピに基いて高度に制御可能な方法で形成され得るシリコン窒化物から構成されてよい。他の例示的な実施形態においては、マスク層２０５は、プラズマ支援エッチングレシピを用いることによって能動領域２０３Ａ及び分離構造２０４の材質に対して選択的に除去され得る他の材質から構成されてよい。例えば、シリコンカーバイド、窒素含有シリコンカーバイド等が、マスク層２０５を形成するために用いられ得る適切な材質を代表する。
【００２９】
能動領域２０３Ａ，２０３Ｂ及び分離構造２０４が考えられている場合、半導体デバイス２００は、デバイス１００を参照して既に説明したように十分に確立されたプロセス技術に基いて形成され得る。既に論じられたように、対応する製造シーケンスの間に、多かれ少なかれ明白な表面トポグラフィが生成されるかもしれない。その後、熱的に活性化されたＣＶＤ（化学的気相堆積）プロセス、プラズマ支援堆積プロセス等のような堆積プロセス２１５に基きマスク層２０５が形成されてよい。シリコン窒化物、シリコンカーバイド等のような材質層を、高度な均一性で上に特定される範囲内の所望の厚みに形成するために、多数の堆積レシピが当該分野において十分に確立されていることが理解されるべきである。
【００３０】
図２ｂは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、能動領域２０３Ｂの上方のマスク層２０５は覆われるであろう一方で、能動領域２０３Ａの上方に形成されるマスク層２０５の部分はプラズマ支援エッチング環境２１７に曝され得るように、レジストマスクのようなエッチングマスク２０６が形成される。既に説明したように、エッチングマスク２０６は、十分に確立されたフォトリソグラフィ技術に基いて形成され得る。その後、エッチングプロセス２１７のプラズマ支援環境が例えば適切なエッチングレシピ及びプロセスパラメータに基いて確立されてよく、ここでは、塩素及びフッ素ベースの複数の化学薬品が、分離構造２０４及び能動領域２０３Ａの材質に対して選択的な様態において、シリコン窒化物、シリコンカーバイド等のために利用可能である。このように、エッチングプロセス２１７の間、層２０５の材質を徐々に除去することができ、ここでは、エッチングフロントの前進の間に最終的には能動領域２０３も露出させられてエッチング環境２１７と相互作用し得るが、相互作用の程度はマスク層２０５の材質と比べれば著しく小さい。その結果、エッチングプロセス２１７の異方性の性質により、既に論じたようなウエット化学的エッチングレシピに基き典型的には生じ得るような明白な角の丸まり(corner rounding)の原因になることなしに、能動領域２０３Ａの一定の程度の沈み(recessing)が達成され得る。
【００３１】
図２ｃは更に進んだ段階における半導体デバイス２００を模式的に示している。図示されるように、２０３Ｒで示される一定の程度の沈み又は厚み減少が生成され得るので、全体的な表面トポロジを強化することができ、即ち表面２０３Ｓと分離領域２０４の表面２０４Ｓとの間の高さの差を減少させることができる。図２ｅを参照して説明されるように、幾つかの例示的な実施形態においては、例えばプロセス２１７のエッチング時間を適切に選択することによって、エッチングプロセス２１７（図２ｂ参照）に基いて沈み２０３Ｒを完成することができ、この場合、適切な値はテストラン等に基いて得ることができる。他の例示的な実施形態においては、能動領域２０３Ａの材質のエッチング挙動が図２ｂのプロセス２１７のエッチング化学薬品に対して不適切であると考えられる場合には、マスク層２０５の露出させられた部分を実質的に完全に除去した後に、追加的なプラズマ支援エッチングプロセス２１７Ａが実行されてよい。これらの実施形態においても、高度に制御可能な様態において沈み２０３Ｒを得ることができるので、領域２０３Ａと分離構造２０４の間の高さの差を減少させることができ、それにより、前述したような能動領域２０３Ａの周辺での結晶方位に関するばらつきの程度を低減することができる。
【００３２】
図２ｄはエッチングシーケンス２１８に供されるときの半導体デバイス２００を模式的に示しており、エッチングシーケンス２１８は、先行する単一又は複数のエッチングプロセス２１７，２１７Ａの間に生成されるエッチング副産物のような汚染物質を除去するための適切なエッチングプロセスを含んでいてよく、またエッチングマスク２０６（図２ｃ参照）を除去するためのエッチングステップを含んでいてもよい。例えば、エッチングシーケンス２１８は、露出させられた表面区域を洗浄するためのフッ酸（ＨＦ）に基いて実行されてよく、この場合、望ましい場合には、それに先立ち又はそれの後に、エッチングマスク２０６（図２ｃ参照）を除去するように専用のエッチング化学薬品が適用されてよい。幾つかの例示的な実施形態では、エッチングシーケンス２１８は、２０３Ｄで示されるように沈みの程度を増大させるために特定のエッチングステップを更に備えていてよく、この場合、先行するプラズマ支援エッチングステップに起因して、望ましい「異方性(anisotropic)」エッチング挙動が達成され得る。即ち、能動領域２０３Ａの材質の先行する沈み形成(recessing)に加えて、更なるエッチングステップは、基本的に等方性の挙動を呈するとしても、分離構造２０４の近傍においてさえも均一な物質除去を結果としてもたらすことができる。例えば、十分に制御可能で且つ極めて選択的なエッチングレシピが例えばテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基いて利用可能であり、ＴＭＡＨは基本的にはレジスト材質をエッチングするための化学薬品であるが、高温高濃度ではシリコン材質をエッチングするためにも用いることができ、この場合にもまた、二酸化シリコン、シリコン窒化物、等に対する高度な選択性が達成され得る。従って、対応するエッチング化学薬品に基いて、必要である場合に更なる沈み２０３Ｄを達成することができ、その結果、例えば更に形成されることになる半導体合金の対応する厚みが、全体的なプロセス均一性を高めることを考慮して補償され得る。
【００３３】
図２ｅは堆積環境２０８に曝されるときの半導体デバイス２００を模式的に示しており、堆積環境２０８は、能動領域２０３Ａ上にスレッショルド調節半導体合金２０９を選択的に堆積させるように適切に設計される。例えば、半導体合金２０９は、全体的なデバイス要求に応じて、適切なゲルマニウム割合、例えば２０原子パーセント以上を伴うシリコン／ゲルマニウム合金を備えていてよい。既に説明したように、材質２０９によって結果としてもたらされるバンドギャップオフセットは、材質の組成及び厚みに依存するであろう。それ故、所望のスレッショルド電圧を得るために、両パラメータに対して適切な目標値が選択されてよい。強化された表面トポグラフィにより、プロセス２０８の間における成長速度のばらつきが著しく低減され得るので、中央での厚み２０９Ｃからの偏差の程度が大幅に低減され得る能動領域２０３Ａの周辺での厚み２０９Ｐを得ることができる。この点において、材質２０９の厚みのばらつきは概ね５パーセント以下であろうし、例えば幾つかの例示的な実施形態では、概ね３パーセント以下の厚みばらつきが実現され得る一方で、他の場合にはばらつきは２パーセント以下であろう。尚、厚みばらつきは上で定義される意味において理解され得る。その結果、例えば２５原子パーセントのゲルマニウム割合を有するシリコン／ゲルマニウム合金の９ｎｍの目標厚みに対しては、周辺厚み２０９Ｐと中央厚み２０９Ｃの間での対応する差は、概ね０．４５ｎｍ以下であり得る一方で、他の場合には、更に高められた均一性が達成され得る。
【００３４】
他の半導体合金が必要に応じて対応するスレッショルド調節メカニズムによって用いられてよく、任意のそのような材質もまた、前述したように異なる結晶方位の成長速度の差に起因し得る堆積の間における対応するエッジ効果の低減により高い均一性で設けられ得ることが理解されるべきである。
【００３５】
図２ｆは半導体合金２０９の堆積及びマスク層２０５（図２ｅ参照）の除去の後における半導体デバイス２００の上面図を模式的に示している。図２ｆから明らかなように、半導体合金２０９の優れた厚み均一性により、ここでもまた高い均一性が、Ｌで示される長さ方向に沿って、またＷで示される幅方向に沿って達成され得る。その結果、能動領域２０３Ａ内及びその上方に形成されるであろうトランジスタ要素の対応するスレッショルドばらつきが低減され得る一方で、単一のトランジスタ要素内で幅方向に沿った厚みばらつきもまた低減され得る。
【００３６】
図２ｇはトランジスタ長さ方向に沿った半導体デバイス２００の断面図を模式的に示しており、トランジスタ長さ方向は図２ｇにおいては水平方向に対応する。図示されるように、ｐチャネルトランジスタのような複数のトランジスタ２５０Ａが能動領域２０３Ａ内及びその上方に形成されていてよく、一方、能動領域２０３Ｂ内及びその上方には１つ以上のトランジスタ２５０Ｂが形成されていてよい。トランジスタ２５０Ａ，２５０Ｂは、デバイス１００を参照して前述したのと同様の構造を有していてよい。即ち、トランジスタ２５０Ａ，２５０Ｂは、ゲート絶縁層２５１Ｂと、ゲート絶縁層２５１Ｂ上に直接的に形成される金属含有電極材質２５１Ａと、それに続く多結晶シリコン材質、金属シリサイド等のような更なる電極材質２５１Ｃとを含むゲート電極構造２１５を備えている。また、トランジスタ２５０Ａにおいては、ゲート絶縁層２５１Ｂは、所望のスレッショルド電圧又はチャネル領域２５３を得るように、スレッショルド調節半導体合金２０９上に形成されてよく、チャネル領域２５３はトランジスタ２５０Ａ内に合金２０９を備えている。半導体合金２０９の優れた厚み均一性により、複数のトランジスタ２５０Ａは極めて類似したスレッショルド電圧を呈することができるので、性能及び信頼性に関するデバイス２００の全体的な均一性に寄与することができる。
【００３７】
トランジスタ２５０Ａ，２５０Ｂを形成するための任意の製造技術に関して、適切な製造レジームを用いることができる。ゲート電極構造２５１は、高ｋ材質と組み合わされる標準的な誘電体を備えているであろう適切なゲート誘電体を堆積させることによって形成することができ、これに続き例えばアルミニウム酸化物、チタン窒化物、等の形態にある金属含有電極材質２５１Ａが堆積させられる。その後、多結晶シリコンのような更なる適切な材質が堆積させられてよく、続いて洗練されたリソグラフィ技術に基いて層構造がパターニングされてよい。その後、例えば側壁スペーサ構造２５２を用いて洗練された注入技術に基きドレイン及びソース領域２５４のためのドーパントプロファイルが得られてよい。その後、ドーパントを活性化し、そして注入誘起損傷を再結晶化させるために、デバイス２００は焼鈍されてよい。
【００３８】
図２ｈはトランジスタ幅方向に沿った断面図に従い半導体デバイス２００を模式的に示しており、トランジスタ幅方向は図２ｈの水平方向に対応している、例えば、断面は、能動領域２０３Ａ内及びその上方に複数のトランジスタが形成される場合におけるトランジスタ２５０Ａの１つを通って作られていてよい。他の場合には、能動領域２０３Ａ内及びその上方には単一のトランジスタが形成されてよく、そして断面は、幅方向に沿ってゲート電極構造を通って作られてよい。このように、トランジスタ２５０Ａはスレッショルド調節半導体合金２０９を備えていてよく、スレッショルド調節半導体合金２０９上には、ゲート絶縁層２５１Ｂが形成されることになり、続いて金属含有電極材質２５１Ａ及び更なるゲート材質２５１Ｃが形成される。半導体合金２０９の厚みの著しく低減された差により、即ち厚み値２０９Ｐ，２０９Ｃは上で特定された範囲内の低減されたばらつきを有しているであろうことにより、トランジスタ２５０Ａの全体的なスレッショルド電圧は高い正確性及び予測可能性で規定され得る一方で、同時に、トランジスタ幅に対するスレッショルドばらつきの依存性又は異なる幅の複数のトランジスタデバイスに対するスレッショルドばらつきの依存性を大幅に低減することができる。
【００３９】
結果として、本開示は、大幅に低減された厚みばらつき及び早い製造段階での材質組成に関する低減されたばらつきがスレッショルド調節半導体合金にもたらされ得るように、選択的エピタキシャル成長プロセスの成長速度の高い均一性が達成され得る半導体デバイス及び技術を提供する。従って、金属含有電極材質との組み合わせにおける高ｋゲート誘電体を備えた洗練されたゲート電極構造が、ドレイン及びソース領域を形成するのに先立ち形成され得るので、十分に確立されたＣＭＯＳ技術への高度な適合性を提供することができる。
【００４０】
この明細書を考慮することで本開示の更なる修正及び変形が当業者には明らかであろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、そしてここに提供されている教示を実施する一般的な様態を当業者に教示することを目的とするものである。ここに示されそして説明される主題の形態は、目下のところ望ましい実施形態として受け止められるべきであるとして理解されるべきである。
【技術分野】
【０００１】
概して、本開示は、金属含有電極と二酸化シリコン及びシリコン窒化物のようなゲート誘電体に比べて大きな誘電率の高ｋ誘電体とを含む高容量性ゲート構造を備えた進歩的なトランジスタ要素を含む洗練された集積回路に関する。
【背景技術】
【０００２】
ＣＰＵ、記憶デバイス、ＡＳＩＣ（特定用途向け集積回路）等の高度な集積回路の製造は、指定された回路レイアウトに従い所与のチップ区域上に形成されるべき多数の回路要素を必要とし、電界効果トランジスタは、集積回路の性能を実質的に決定する回路要素の１つの重要な種類を代表する。概して多くのプロセス技術が現在のところ実施されており、電界効果トランジスタを含め多くの種類の複雑な回路に対しては、動作速度及び／又は電力消費及び／又は費用効果を考慮した優れた特性により、現在のところＭＯＳ技術が最も有望な手法の１つである。例えばＭＯＳ技術を用いた複雑な集積回路の製造においては、何百万のトランジスタ、例えばｎチャネルトランジスタ及び／又はｐチャネルトランジスタが結晶性の半導体層を含む基板上に形成される。電界効果トランジスタは、ｎチャネルトランジスタ又はｐチャネルトランジスタのいずれが考慮されているかにかかわらず、典型的には複数の所謂ｐｎ接合を備えており、ｐｎ接合は、ドレイン及びソース領域と称される高濃度にドープされた領域とその高濃度にドープされた領域に隣接して配置される低濃度にドープされた又は非ドープの領域、例えばチャネル領域との界面によって形成されている。電界効果トランジスタにおいては、チャネル領域の伝導性、即ち伝導性チャネルの駆動電流能力は、チャネル領域に隣接して形成され且つ薄い絶縁層によってチャネル領域から隔てられているゲート電極によって制御される。ゲート電極への適切な制御電圧の印加による伝導性チャネルが形成されている場合、チャネル領域の伝導性は、ドーパント濃度、電荷キャリアの移動度に依存し、そしてトランジスタ幅方向におけるチャネル領域の所与の拡張に対しては、チャネル長とも称されるソース及びドレイン領域間の距離にも依存する。従って、ゲート電極に制御電圧が印加されている場合に絶縁層の下方に伝導性チャネルを急速に生成する能力と共に、チャネル領域の伝導性は、ＭＯＳトランジスタの性能に大きな影響を与える。このように、ゲート電極の伝導性に依存するチャネル生成の速度、及びチャネル抵抗率がトランジスタ特性を実質的に決定するので、チャネル長のスケーリング(scaling)並びにそれに関連してチャネル抵抗率の減少及びゲート抵抗率の減少は、集積回路の動作速度の増大を達成するための支配的な設計基準である。
【０００３】
現在、シリコンの実質的に無制限な入手可能性、シリコン並びに関連する材質及びプロセスの十分に理解された特性、並びにこの５０年を超えて蓄積されてきた経験により、集積回路の大半はシリコンに基いて製造されている。従っておそらくシリコンは、大量生産品に対して設計される回路世代のための予測可能な将来において選択される材質であり続けるであろう。半導体デバイスを製造する場合におけるシリコンの重要性に対する１つの理由は、互いに異なる領域の信頼性のある電気的絶縁を可能にするシリコン／二酸化シリコン界面の優れた特性にあった。シリコン／二酸化シリコン界面は高温で安定であり従って、例えば界面の電気的特性を犠牲にすることなくドーパントを活性化し且つ結晶損傷を取り除くための焼鈍サイクルに対して要求されるような後続の高温処理の実行を可能にする。
【０００４】
上述した理由のため、二酸化シリコンは、大抵は多結晶シリコン又は他の金属含有材質からなるゲート電極をシリコンチャネル領域から隔てるゲート絶縁層として、電界効果トランジスタにおいて好適に用いられる。電界効果トランジスタのデバイス性能を着実に向上させることにおいて、スイッチング速度及び駆動電流能力を改善するために、チャネル領域の長さが絶えず減少させられてきた。トランジスタの動作は、所与の供給電圧に対して望ましい駆動電流を供給するのに十分高い電荷密度にまでチャネル領域の表面を反転させるためにゲート電極に供給される電圧によって制御されるので、ゲート電極、チャネル領域及びそれらの間に配置される二酸化シリコンにより形成されるキャパシタによって提供されるある程度の容量性結合は維持される必要がある。チャネル長を減少させることは、トランジスタ動作の間の所謂短チャネル挙動を避けるために大きな容量性結合を必要とすることが判明している。短チャネル挙動は、漏れ電流の増大とスレッショルド電圧のチャネル長への明白な依存とをもたらす可能性がある。比較的低い供給電圧及びそれにより低下させられたスレッショルド電圧を有する積極的に縮小化されたトランジスタデバイスは、漏れ電流の指数関数的な増大に悩まされることがある一方で、ゲート電極のチャネル領域に対する強化された容量性結合を必要とする。このように二酸化シリコン層の厚みは、ゲートとチャネル領域の間で要求される容量を提供するためにこれに対応して減少させられる必要がある。例えば約０．０８μｍのチャネル長は、約１．２ｎｍの薄さの二酸化シリコンからなるゲート絶縁体を必要とする。一般的に極めて短いチャネルを有する高速トランジスタ要素の使用は高速な応用に限定されるであろう一方で、より長いチャネルを有するトランジスタ要素は記憶トランジスタ要素のようにそれほど臨界的でない応用のために用いられるであろうが、極薄の二酸化シリコンゲート絶縁層を通っての電荷キャリアの直接的なトンネリングに起因する比較的大きな漏れ電流は、性能重視の回路(performance driven circuits)に対する要求にもはや適合し得ない１〜２ｎｍの範囲の酸化物厚に対する値に達する可能性がある。
【０００５】
そこで、特に極めて薄い二酸化シリコンゲート層に対して、二酸化シリコン又は少なくともその一部に代わるゲート絶縁層のための材質が検討されてきた。有望な代替的誘電体は顕著に高い誘電率を呈する材質を含み、その結果、対応して形成されるゲート絶縁層の物理的により大きな厚みが、その大きな厚みにもかかわらず、極めて薄い二酸化シリコン層によって得られたであろうような容量性結合をもたらす。一般に、特定の容量性結合を二酸化シリコンで達成するために要求される厚みは、容量等価厚み(capacitance equivalent thickness)（ＣＥＴ）と称される。従って、一見すると、二酸化シリコンを単純に高ｋ材質で置換することは、１ｎｍ以下の範囲の容量性等価厚みを得るための簡単な方法であるようには思える。
【０００６】
このように二酸化シリコンに代わる高誘電率材質として、ｋが約２５のタンタル酸化物（Ｔａ２Ｏ５）、ｋが約１５０のストロンチウム・チタン酸化物（ＳｒＴｉＯ３）、ハフニウム酸化物（ＨｆＯ２）、ＨｆＳｉＯ、ジルコニウム酸化物（ＺｒＯ２）等が提案されてきた。
【０００７】
高ｋ誘電体にも基いて洗練されたゲートアーキテクチャへ進む場合、多結晶シリコンはゲート誘電体との界面の近傍での電荷キャリア枯渇(charge carrier depletion)に悩まされる可能性があり、それによりチャネル領域とゲート電極の間の実効容量を減少させることがあるので、通常用いられる多結晶シリコン材質と置換するようにゲート電極のための適切な伝導性材質を設けることによってもまた、トランジスタ性能を高めることができる。従って、二酸化シリコン層と比べてそれほど臨界的でない厚みであってさえも高ｋ誘電体材質が高い容量をもたらすことに加えて漏れ電流を許容レベルに維持するゲート積層物(gate stack)が提案されてきた。一方、チタン窒化物、アルミニウム酸化物等のような金属含有非多結晶シリコン材質は、高ｋ誘電体材質と直接的に接続するように形成され得るので、枯渇領域(depletion zone)の存在を実質的に回避することができる。チャネル領域内に伝導性チャネルが形成される電圧を表すトランジスタの低いスレッショルド電圧は、典型的には大きな駆動電流を得ることが望ましいので、通常は、それぞれのチャネルの可制御性は、少なくともｐｎ接合の近傍において洗練された横方向のドーパントプロファイル及びドーパント勾配を必要とする。従って、通常は所謂ハロ領域(halo regions)が、残りのチャネル及び半導体領域の伝導性タイプに対応する伝導性タイプのドーパント種を導入するために、イオン注入によって形成され、その結果、それぞれの拡張並びに深いドレイン及びソース領域の形成の後に結果として得られるｐｎ接合ドーパント勾配が「補強」される。このように、トランジスタのスレッショルド電圧はチャネルの可制御性を有意に決定し、この場合、減少させられたゲート長に対してスレッショルド電圧の顕著な分散(variance)が観察され得る。従って、適切なハロ注入領域を設けることによって、チャネルの可制御性を高めることができ、それにより、スレッショルドロールオフとも称されるスレッショルド電圧の分散を低減すると共に、ゲート長のばらつきを伴うトランジスタ性能の顕著なばらつきを低減することができる。トランジスタのスレッショルド電圧は、ゲート誘電体材質に接触しているゲート材質の仕事関数に大きく影響されるので、考慮中のトランジスタの伝導性タイプに対して実効仕事関数の適切な調節が保証される必要がある。
【０００８】
例えば、チタン窒化物、アルミニウム酸化物等のような適切な金属含有ゲート電極材質がしばしば用いられ、この場合、対応する仕事関数は、ｎチャネルトランジスタのようなトランジスタの１つのタイプに対して適切であるように調節することができる一方で、ｐチャネルトランジスタは、所望のスレッショルド電圧を得るために異なる仕事関数を必要とするであろうし、従って異なる処理をされた金属含有電極材質を必要とするであろう。この場合、異なるトランジスタタイプの要求に適合するために異なるゲート電極材質を提供するように、複雑で且つ洗練された製造レジームが必要にあるであろう。この理由により、特定的に設計された半導体材質のバンドギャップを金属含有ゲート電極材質の仕事関数に適切に「適合させ(adapt)」て、それにより考慮中のトランジスタの所望の低いスレッショルド電圧を得るために、トランジスタデバイスの高ｋ誘電体材質とチャネル領域の間の界面に、特定的に設計された半導体材質を設けることによって、トランジスタデバイスのスレッショルド電圧を適切に調節することが提案されてきた。典型的には、シリコン／ゲルマニウム等のような対応する特定的に設計された半導体材質は、追加的な複雑なプロセスステップをももたらし得るエピタキシャル成長技術によって設けることができるが、エピタキシャル成長技術は、異なる金属含有ゲート電極材質を設けることに比べれば低減された全体的なプロセス複雑性を提供し得るし、あるいは適切なトランジスタ特性を得ることにおいて高い柔軟性を提供し得る。
【０００９】
しかし、スレッショルド調節半導体合金を設けるための製造シーケンスは、能動領域にわたるスレッショルドばらつきに大きな影響を有し得ることが判明しており、図１ａ〜１ｆを参照してこれを更に詳細に説明する。
【００１０】
図１ａは基板１０１を備えた半導体デバイス１００の断面図を模式的に示しており、基板１０１の上方には、その内部及びその上方に複数のトランジスタ要素を形成するために適切な厚みを有するシリコン含有半導体材質１０３が形成されている。図示される例では、例えば二酸化シリコン材質の形態にある埋め込み絶縁層１０２が基板１０１とシリコン含有半導体材質１０３の間に配置されている。また、第１の結晶性「能動(active)」領域１０３Ａと第２の能動領域１０３Ｂを画定するように、浅い溝分離(shallow trench isolation)のような分離構造１０４が半導体層１０３内に形成されている。この関連において、能動領域は、１つ以上のトランジスタ要素に対してｐｎ接合を形成するために適切なドーパントプロファイルがその内部に生成されることになる半導体材質として理解されるべきである。図示される例では、第１の能動領域１０３Ａは１つ以上のｐチャネルトランジスタに対応しているであろう一方で、第２の能動領域１０３Ｂは１つ以上のｎチャネルトランジスタに対応しているであろう。更に、図示される製造段階においては、二酸化シリコンマスク層１０５が第１及び第２の能動領域１０３Ａ，１０３Ｂの上方に形成される一方で、典型的には層１０５の材質は熱酸化物材質として形成されるであろうから、層１０５の二酸化シリコン材質は分離構造１０４上には典型的には形成されないであろう。
【００１１】
図１ａに示される半導体デバイス１００は、典型的には以下のプロセス技術に基いて形成され得る。先ず、分離構造１０４が十分に確立されたリソグラフィ、エッチング、堆積、平坦化、及び焼鈍の技術に基いて形成され、この場合、例えばリソグラフィプロセスに基いて半導体層１０３内に溝が形成され、その溝は次いで二酸化シリコン、シリコン窒化物等のような適切な絶縁材質で充填されることになる。過剰な材質を除去した後、能動領域１０３Ａ，１０３Ｂのための適切なドーパント種を導入するために、適切なマスクレジームを用いて注入シーケンス(implantation sequences)を実行することによって、更なる処理が典型的には継続する。分離構造１０４の形成の間、洗練された平坦化技術が典型的には用いられるかもしれないが、にもかかわらず、上述のプロセスシーケンスの後に多かれ少なかれ明白な表面トポグラフィ(topography)が維持されることがあり、その結果、能動領域１０３Ａ，１０３Ｂの材質が分離構造１０４の表面１０４Ｓよりも上方に拡がっているかもしれないことが理解されるべきである。その後、二酸化シリコン１０５が例えば酸化によって形成されてよく、酸化は層１０５の所望の厚みを得るために適切に選択されたプロセスパラメータに基いており、層１０５は半導体デバイス１００の更なる処理の間に成長マスクとして作用し得る。即ち、既に論じられたように、能動領域１０３Ａ内及びその上方に形成されることになるｐチャネルトランジスタに応じて必要なバンドギャップオフセット又はスレッショルド電圧の調節をもたらし得るシリコン／ゲルマニウム合金を堆積させるための選択的エピタキシャル成長プロセスを実行するのに先立ち、能動領域１０３Ａは露出させられている必要がある。
【００１２】
図１ｂは第２の能動領域１０３Ｂの上方にレジストマスク１０６が形成される更に進んだ製造段階における半導体デバイスを模式的に示している。レジストマスクは、対応するウエルドーパント種を能動領域１０３Ａ，１０３Ｂ内へ導入する場合におけるマスキングレジームに対しても用いられ得るのと同様のレシピに従うリソグラフィ技術によって形成され得る。このようにレジストマスク１０６をパターニングした後、能動領域１０３Ａはウエット化学的エッチング環境１０７に曝され、エッチング環境は、シリコン材質に対して選択的に二酸化シリコンを効率的に除去し得るフッ酸（ＨＦ）に基いて実行され得る。その結果、マスク層１０５の露出させられた部分は効率的に除去されるが、ここでは、領域１０３Ａ，１０３Ｂ及び分離構造１０４に関して既に生成されている表面トポグラフィは、典型的には維持されるであろうし、あるいは更に増大させられるかもしれない。次いで、十分に確立されたエッチングレシピに基いてレジストマスク１０６を除去するように更なるウエット化学的エッチングプロセスが典型的には実行され、ここでは、用いられる化学薬品に応じて、結果としてもたらされる表面トポグラフィは更に増大させられるかもしれない。
【００１３】
図１ｃは上述したプロセスシーケンスの後であって且つ露出させられた能動領域１０３Ａ上にシリコン／ゲルマニウム合金を実際に堆積させる前の半導体デバイス１００を模式的に示している。図示されるように、適度に明白な表面トポグラフィは、水平表面部分１０３Ｈ及び実質的に垂直な表面部分１０３Ｖの露出を結果としてもたらすであろうし、ここでは両部分ともに後続のエピタキシャル成長プロセスの間に堆積表面区域として作用するであろう。
【００１４】
図１ｄは選択的エピタキシャル成長プロセス１０８の間における半導体デバイス１００を模式的に示しており、選択的エピタキシャル成長プロセス１０８においては、顕著な材質堆積は露出させられた表面区域１０３Ｈ，１０３Ｖに制限され得る一方で分離構造１０４及び二酸化シリコンマスク層１０５のような誘電体表面区域上の材質堆積は無視し得るように、十分に確立されたレシピに従ってプロセスパラメータが選択される。その結果、選択的エピタキシャル成長プロセス１０８の間、シリコン／ゲルマニウム合金１０９が選択的に能動領域１０３Ａ上に形成され、ここでは、表面部分１０３Ｈ，１０３Ｖはテンプレート材質として作用し得る。例えば洗練された応用においては、概ね２５原子パーセントのゲルマニウム濃度が用いられる場合、シリコン／ゲルマニウム合金１０９は、所望の目標厚み、例えば概ね１０ｎｍで設けられる必要があるかもしれない。シリコン／ゲルマニウム合金１０９の組成及びその厚みは、最終的に得られるスレッショルド電圧及びそれに伴い最終的に得られるトランジスタ特性に大きな影響を有し得ることが理解されるべきである。材質組成は高度な正確性で制御され得るのであるが、完成した半導体デバイスにおいては顕著な程度のスレッショルドばらつきが観察されることがあり、これはシリコン／ゲルマニウム合金の厚みばらつきに起因しているものと考えられている。本開示をなんらかの理論に制限する意図はないが、堆積プロセス１０８の間に成長速度の差が生じている可能性があると推測され、この成長速度の差は、露出させられた表面区域１０３Ｈ，１０３Ｖの異なる結晶方位を起源としているのかもしれない。即ち、図１ｄに示されるように、半導体層１０３は表面方位（１００）を有する結晶性材質として設けられているであろう一方で、トランジスタの長さ方向及び幅方向は、典型的には結晶学的な（１１０）方向に対して位置合わせされている。その結果、特に、表面部分１０３Ｖが実質的に（１１０）方位を有しているであろう分離構造１０４近傍の区域で、また対応する丸みを帯びた部分１０３Ｒの区域において、他の結晶学的方向が存在することがあり、それにより、実質的に（１００）方位を有している中央部分と比較して増大された成長速度が結果としてもたらされ得る。結果として、能動領域１０３Ａの周辺での厚み１０９Ｐは、能動領域１０３Ａの中央での厚み１０９Ｃと比べて大きくなることがあり、それにより場合によっては能動領域１０３Ａにわたってスレッショルドばらつきが結果としてもたらされるかもしれない。
【００１５】
図１ｅは更に進んだ製造段階における半導体デバイス１００を模式的に示している。図示されるように、それぞれのシリコン／ゲルマニウム合金に基いて１つ以上のｐチャネルトランジスタ１５０Ａが能動領域１０３Ａ内及びその上方に形成され、シリコン／ゲルマニウム合金は、図１ｄを参照して前述したようにこれらの材質が異なる厚みを有しているであろうから、合金１０９Ｃ，１０９Ｐと称されることがある。またｎチャネルトランジスタ１５０Ｂが能動領域１０３Ｂ内及びその上方に形成される。トランジスタ１５０Ａ，１５０Ｂは、前述したように高ｋ誘電体材質を備えたゲート絶縁層１５１Ｂを含む電極構造１５１を備えている。更に、アルミニウム酸化物、チタン窒化物等のような金属含有電極材質がゲート絶縁層１５１Ｂ上に形成されるであろうし、次いで多結晶シリコン１５１Ｃのような更なる電極材質が形成されるであろう。図示されるように、ｐチャネルトランジスタ１５０Ａにおいては、トランジスタ１５０Ａのスレッショルド電圧、即ち伝導性チャネルがチャネル領域１５３内に形成される電圧が、合金１０９Ｃ，１０９Ｐ並びに材質１５１Ｂ及び１５１Ａの特性と、前述したような洗練されたドーパントプロファイルに基いて形成されるであろうドレイン及びソース領域１５４の対応する特性との組み合わせによって決定され得るように、ゲート絶縁層１５１Ｂが対応するシリコン／ゲルマニウム合金１０９Ｃ，１０９Ｐ上に形成される。一方、ｎチャネルトランジスタ１５０Ｂのチャネル領域１５３のバンドギャップ構造は、トランジスタ１５０Ｂの対応する材質１５１Ｂ，１５１Ａに対して適切である。従ってこの構成においては、シリコン／ゲルマニウム合金は具体的に選択された目標厚みに基いて形成されるであろうし、目標厚みはトランジスタ１５０Ａに対して実質的に同一のスレッショルド電圧を結果としてもたらすであろうが、ゲート電極構造１５１並びにドレイン及びソース領域１５４を形成するための残りの製造プロセスがたとえ高度なプロセス均一性で実行され得る場合であっても、先行して生じる堆積不均一性は、トランジスタ特性の対応する差の原因になり得る。
【００１６】
図１ｆは図１ｅのトランジスタ１５０Ａの１つのようなｐチャネルトランジスタをトランジスタ幅方向に沿って図示するための断面図を模式的に示している。従って、図示されるように、ゲート電極構造１５１は、全体的な能動領域１０３Ａを超えて延びているであろうし、また分離構造１０４の一部分の上方にも形成されるであろう。前述したような堆積不均一性に起因して、シリコン／ゲルマニウム合金１０９は周辺部分１０９Ｐ及び中央部分１０９Ｃを備えているであろうし、これらは既に論じられたように厚みが異なるかもしれない。その結果、単一のトランジスタ要素内でもやはりシリコン／ゲルマニウム合金の明白な厚みばらつきが存在し、シリコン／ゲルマニウム合金１０９の厚みがばらつくことによって、予測するのが困難であろう全体的なスレッショルド電圧が得られてしまうかもしれない。また、増大された全体的なトランジスタ幅に対して、分離構造１０４でのエッチング効果ＥＤＴＥは、減少させられた幅を有するトランジスタ能動領域と比較してそれほど明白ではないであろうから、種々の能動領域のトランジスタ幅の差に対しては、更なる明白なスレッショルドばらつきが生じるかもしれない。その結果、単一のトランジスタ要素内であってさえも、シリコン／ゲルマニウム材質の厚みばらつきに起因して、スレッショルドのトランジスタ幅に対する依存度が顕著に増大することがあり、それにより著しい全体的なデバイスばらつきの原因になるであろうし、そのようなデバイスばらつきは洗練された半導体デバイスの性能要求には適合し得ないかもしれない。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述した状況に鑑み、本開示は、スレッショルド電圧調節が半導体合金に基いて達成され得る一方で、上で特定した１つ以上の問題の影響を回避し又は少なくとも低減することができる方法及び半導体デバイスに関連している。
【課題を解決するための手段】
【００１８】
概して、本開示は、選択的エピタキシャル成長プロセスを実行するのに先立ち能動半導体領域の表面トポグラフィを強化することによってスレッショルドばらつきが低減され得る方法及び半導体デバイスを提供する。このために、考慮中の能動領域の材質が高度に制御可能な様態で除去されてよく、その結果、後続のエピタキシャル成長プロセスの間の成長速度ばらつきを大幅に低減することができる。この目的のために、幾つかの例示的な実施形態では、例えば成長マスクをパターニングすることに関連してプラズマ支援エッチングレシピが用いられてよく、それにより、明白な表面トポグラフィを低減することができ、従ってエピタキシャル成長プロセスの間に高い均一性をもたらすことができる。
【００１９】
ここに開示される１つの例示的な方法は、第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域上にマスク層を形成することを備えており、ここでは、第１及び第２のシリコン含有半導体領域は、分離領域によって横方向に分離される。方法は更に、第１のシリコン含有結晶性半導体領域から選択的にマスク層を除去する一方で第２のシリコン含有結晶性半導体領域上にはマスク層を維持することを備えている。また、第１のシリコン含有結晶性半導体領域は沈ませられ(recessed)、そして沈まされた第１のシリコン含有結晶性半導体領域上に選択的にスレッショルド調節半導体合金が形成される。方法は更に、スレッショルド調節半導体合金の上方に第１のトランジスタの第１の電極構造を形成することと、第２のシリコン含有結晶性半導体領域の上方に第２のトランジスタの第２のゲート電極構造を形成することとを備えている。
【００２０】
ここに開示される更なる例示的な方法は、分離構造によって横方向に包囲される能動半導体領域の表面を露出させることを備えており、ここでは、露出させられた表面の任意の露出させられた表面区域は実質的に同一の結晶方位を有している。また方法は、選択的エピタキシャル成長プロセスを実行することによって、露出させられた表面上にスレッショルド調節半導体材質を形成することを備えている。最後に方法は、トランジスタのゲート電極構造をスレッショルド調節半導体材質上に形成することとを備えており、ここでは、ゲート電極構造は、高ｋ誘電体材質及び高ｋ誘電体材質上に形成される金属含有電極材質を備えている。
【００２１】
ここに開示される１つの例示的な半導体デバイスは、能動シリコン含有半導体領域と、能動シリコン含有半導体領域を横方向に包囲する分離構造とを備えており、ここでは、分離構造は、能動シリコン含有半導体領域の幅を規定する第１のエッジ及び第２のエッジを有している。半導体デバイスは更に、能動シリコン含有半導体領域上に形成され、そして第１のエッジから第２のエッジへ拡がり、そして概ね５パーセント以下のばらつきを伴う厚みを有するスレッショルド調節半導体合金を備えている。また、半導体デバイスは、高ｋゲート絶縁層及び高ｋゲート絶縁層上に形成される金属含有電極材質を備えたゲート電極構造を備えている。
【図面の簡単な説明】
【００２２】
本開示の更なる実施形態は、添付の特許請求の範囲において画定されており、また添付の図面を参照したときに以下の詳細な説明と共に更に明らかになろう。
【００２３】
【図１ａ】図１ａは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その１）である。
【図１ｂ】図１ｂは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その２）である。
【図１ｃ】図１ｃは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その３）である。
【図１ｄ】図１ｄは従来の戦略に従ってｐチャネルトランジスタの能動領域上にシリコン／ゲルマニウム合金を選択的に形成する種々の製造段階の間の断面を模式的に示す図（その４）である。
【図１ｅ】図１ｅは先行する従来のプロセス戦略に基いて形成されそれにより成長速度の不均一性に起因すると考えられる明白なスレッショルド電圧ばらつきを得てしまうトランジスタ要素を模式的に示す断面図（その１）である。
【図１ｆ】図１ｆは先行する従来のプロセス戦略に基いて形成されそれにより成長速度の不均一性に起因すると考えられる明白なスレッショルド電圧ばらつきを得てしまうトランジスタ要素を模式的に示す断面図（その２）である。
【図２ａ】図２ａはマスク材質の堆積及びパターニングの間の半導体デバイスを模式的に示す断面図（その１）であり、ここでは例示的な実施形態に従いパターニングはプラズマ支援エッチングプロセスに基いて達成され得る。
【図２ｂ】図２ｂはマスク材質の堆積及びパターニングの間の半導体デバイスを模式的に示す断面図（その２）であり、ここでは例示的な実施形態に従いパターニングはプラズマ支援エッチングプロセスに基いて達成され得る。
【図２ｃ】図２ｃは更なる例示的な実施形態に従い一定の程度の材質除去及びこれに伴い能動領域の沈みを達成することができ、それにより選択的エピタキシャル成長プロセスに先立ち表面トポグラフィを強化し得る製造段階の間の半導体デバイスを模式的に示す図である。
【図２ｄ】図２ｄは例示的な実施形態に従いスレッショルド調節半導体合金を形成するための更なる製造ステップの間のデバイスを模式的に示す断面図（その１）である。
【図２ｅ】図２ｅは例示的な実施形態に従いスレッショルド調節半導体合金を形成するための更なる製造ステップの間のデバイスを模式的に示す断面図（その２）である。
【図２ｆ】図２ｆはスレッショルド調節半導体合金のエピタキシャル成長の後の半導体デバイスを模式的に示す上面図である。
【図２ｇ】図２ｇは更なる例示的な実施形態に従い低減された程度の厚みばらつきを有するスレッショルド調節半導体合金に基いて高ｋゲート絶縁材質を含む洗練されたゲート電極構造が形成され得る大きく進んだ製造段階における半導体デバイスを模式的に示す断面図（その１）である。
【図２ｈ】図２ｈは更なる例示的な実施形態に従い低減された程度の厚みばらつきを有するスレッショルド調節半導体合金に基いて高ｋゲート絶縁材質を含む洗練されたゲート電極構造が形成され得る大きく進んだ製造段階における半導体デバイスを模式的に示す断面図（その２）である。
【発明を実施するための形態】
【００２４】
以下の詳細な説明及び図面に説明される実施形態を参照して本開示が説明されるが、以下の詳細な説明及び図面は、ここに開示される主題を特定の開示される例示的な実施形態に限定することを意図するものではない一方で、むしろ説明されている例示的な実施形態は、本開示の種々の側面を単に例示するものであり、本開示の範囲は添付の特許請求の範囲によって画定されていることが理解されるべきである。
【００２５】
基本的には、１つの例として、本開示は、洗練されたゲート電極構造が高ｋ誘電体材質及び金属含有電極材質に基いて早い製造段階において形成され得る半導体デバイス及び技術を提供する。１つのタイプのトランジスタのスレッショルド電圧は、従って、対応するトランジスタのチャネル領域内に適切な半導体材質を設けることによって調節することができ、その半導体材質は高い均一性を伴う製造プロセス技術によって完成することができ、それにより、前述したような従来の戦略と比べてスレッショルドばらつきを低減することができる。この目的で、幾つかの異なる結晶方位を用いるために、露出させられた能動領域の表面トポグラフィが強化されてよく、これらの異なる結晶方位は、典型的には、先行する製造プロセスの間に多かれ少なかれ明白な表面トポグラフィが生成されてしまっている場合に、能動領域のエッジに存在するであろう。つまり、露出させられた能動領域の材質を高度に制御可能な方法で、即ち幾つかの例示的な実施形態ではプラズマ支援のエッチングプロセスに基いて除去することによって、一定の程度の沈みが達成され得るので、露出させられた能動領域の周辺での実質的に垂直な表面又は側壁部分のような不所望な表面区域の量を減少させることもできる。その結果、選択的エピタキシャル成長プロセスの間の成長速度に対する不所望な結晶方位の影響を低減することができ、それにより、エピタキシャル成長させられる半導体材質の中央区域及び周辺区域の間での厚みの差を減少させることができる。ここで用いられる「厚みのばらつき又は均一性」の用語は、考慮中の能動領域の中央における半導体合金の厚みに基いて定義されてよく、また能動領域の周辺での当該「参照(reference)」厚みからの偏差のパーセンテージを決定することによって定義されてよいことが理解されるべきである。例えば、能動領域の中央での１０ｎｍの厚み及びその周辺での１２ｎｍの厚みは、２０パーセントの厚みばらつきに対応し得る。
【００２６】
ここに開示される幾つかの例示的な実施形態では、マスク層をパターニングするためのプラズマ支援エッチングプロセスの間に、能動領域において高度に制御可能な材質除去を達成することができ、それにより、前述したような従来の戦略に関する高度なプロセス効率性を維持することができる。例えば、当該分野において十分に確立されているような塩素又はフッ素ベースのレシピを用いるプラズマ支援エッチング化学薬品に基いて効率的にエッチングされ得る効果的なマスク材質として、シリコン窒化物が用いられてよい。他の例示的な実施形態においては、必要であれば、例えば十分に制御可能なウエット化学的エッチングプロセス等に基く追加的な材質除去が適用されてよい。その結果、先行するプラズマ支援エッチングプロセスに基いて、従来の戦略では典型的には生じるような明白な成長不均一性の一因になることなしに、任意の所望の程度の沈みを適用することができる。
【００２７】
図２ａ〜２ｈを参照して更なる例示的な実施形態をより詳細に以下に説明し、必要である場合には図１ａ〜１ｆが再び参照されることがある。
【００２８】
図２ａは基板２０１及びシリコン含有半導体領域２０３を備えた半導体デバイス２００の断面図を模式的に示しており、基板２０１及びシリコン含有半導体領域２０３は実質的に結晶性の状態であってよい。また、幾つかの例示的な実施形態では、例えば図２ａに示されるように、デバイス２００はＳＯＩアーキテクチャに基いて形成されてよく、ＳＯＩアーキテクチャにおいては、埋め込み絶縁層２０２が基板２０１と半導体層２０３の間に配置される。しかし、ここに開示される原理は、半導体デバイス２００の少なくとも幾つかのデバイス区域において埋め込み絶縁層２０２が除かれ得るバルク構造にも容易に適用され得ることが理解されるべきである。また、浅い溝分離のような分離構造２０４が半導体層２０３内に設けられてよく、それにより第１の能動領域２０３Ａ及び第２の能動領域２０３Ｂが画定され得る。デバイス１００を参照して既に説明したように、能動領域２０３Ａ，２０３Ｂは、能動領域２０３Ａ，２０３Ｂ内及びその上方に更に形成されることになる対応するトランジスタの伝導性タイプを規定するための基本ドーパントプロファイルを備えていてよい。１つの例示的な実施形態においては、能動領域２０３Ａは、その内部に１つ以上のｐチャネルトランジスタを形成するためにｎドープ領域を代表してよい。同様に、能動領域２０３Ｂは、１つ以上のｎチャネルトランジスタの能動領域を代表してよい。以下においては製造シーケンスを説明し、その製造シーケンスにおいては、能動領域２０３Ａ内に形成されることになる１つ以上のトランジスタに対する対応するスレッショルド電圧をもたらすために、スレッショルド調節半導体合金が能動領域２０３Ａ上に選択的に形成されてよい。しかし、スレッショルド電圧を調節するための対応するメカニズムはまた、全体的なデバイス要求及びプロセス要求に応じて、能動領域２０３Ｂ又は能動領域２０３Ａ，２０３Ｂの両方の内部又は上方に形成されることになる任意のトランジスタにも適用され得ることが理解されるべきである。更に、図示される製造段階においては、能動領域２０３Ａ，２０３Ｂの上方には、マスク層２０５が適切な厚み、例えば概ね１０ｎｍ以下の範囲内の厚みで形成されてよい。１つの例示的な実施形態では、マスク層２０５は、十分に確立された堆積レシピに基いて高度に制御可能な方法で形成され得るシリコン窒化物から構成されてよい。他の例示的な実施形態においては、マスク層２０５は、プラズマ支援エッチングレシピを用いることによって能動領域２０３Ａ及び分離構造２０４の材質に対して選択的に除去され得る他の材質から構成されてよい。例えば、シリコンカーバイド、窒素含有シリコンカーバイド等が、マスク層２０５を形成するために用いられ得る適切な材質を代表する。
【００２９】
能動領域２０３Ａ，２０３Ｂ及び分離構造２０４が考えられている場合、半導体デバイス２００は、デバイス１００を参照して既に説明したように十分に確立されたプロセス技術に基いて形成され得る。既に論じられたように、対応する製造シーケンスの間に、多かれ少なかれ明白な表面トポグラフィが生成されるかもしれない。その後、熱的に活性化されたＣＶＤ（化学的気相堆積）プロセス、プラズマ支援堆積プロセス等のような堆積プロセス２１５に基きマスク層２０５が形成されてよい。シリコン窒化物、シリコンカーバイド等のような材質層を、高度な均一性で上に特定される範囲内の所望の厚みに形成するために、多数の堆積レシピが当該分野において十分に確立されていることが理解されるべきである。
【００３０】
図２ｂは更に進んだ製造段階における半導体デバイス２００を模式的に示している。図示されるように、能動領域２０３Ｂの上方のマスク層２０５は覆われるであろう一方で、能動領域２０３Ａの上方に形成されるマスク層２０５の部分はプラズマ支援エッチング環境２１７に曝され得るように、レジストマスクのようなエッチングマスク２０６が形成される。既に説明したように、エッチングマスク２０６は、十分に確立されたフォトリソグラフィ技術に基いて形成され得る。その後、エッチングプロセス２１７のプラズマ支援環境が例えば適切なエッチングレシピ及びプロセスパラメータに基いて確立されてよく、ここでは、塩素及びフッ素ベースの複数の化学薬品が、分離構造２０４及び能動領域２０３Ａの材質に対して選択的な様態において、シリコン窒化物、シリコンカーバイド等のために利用可能である。このように、エッチングプロセス２１７の間、層２０５の材質を徐々に除去することができ、ここでは、エッチングフロントの前進の間に最終的には能動領域２０３も露出させられてエッチング環境２１７と相互作用し得るが、相互作用の程度はマスク層２０５の材質と比べれば著しく小さい。その結果、エッチングプロセス２１７の異方性の性質により、既に論じたようなウエット化学的エッチングレシピに基き典型的には生じ得るような明白な角の丸まり(corner rounding)の原因になることなしに、能動領域２０３Ａの一定の程度の沈み(recessing)が達成され得る。
【００３１】
図２ｃは更に進んだ段階における半導体デバイス２００を模式的に示している。図示されるように、２０３Ｒで示される一定の程度の沈み又は厚み減少が生成され得るので、全体的な表面トポロジを強化することができ、即ち表面２０３Ｓと分離領域２０４の表面２０４Ｓとの間の高さの差を減少させることができる。図２ｅを参照して説明されるように、幾つかの例示的な実施形態においては、例えばプロセス２１７のエッチング時間を適切に選択することによって、エッチングプロセス２１７（図２ｂ参照）に基いて沈み２０３Ｒを完成することができ、この場合、適切な値はテストラン等に基いて得ることができる。他の例示的な実施形態においては、能動領域２０３Ａの材質のエッチング挙動が図２ｂのプロセス２１７のエッチング化学薬品に対して不適切であると考えられる場合には、マスク層２０５の露出させられた部分を実質的に完全に除去した後に、追加的なプラズマ支援エッチングプロセス２１７Ａが実行されてよい。これらの実施形態においても、高度に制御可能な様態において沈み２０３Ｒを得ることができるので、領域２０３Ａと分離構造２０４の間の高さの差を減少させることができ、それにより、前述したような能動領域２０３Ａの周辺での結晶方位に関するばらつきの程度を低減することができる。
【００３２】
図２ｄはエッチングシーケンス２１８に供されるときの半導体デバイス２００を模式的に示しており、エッチングシーケンス２１８は、先行する単一又は複数のエッチングプロセス２１７，２１７Ａの間に生成されるエッチング副産物のような汚染物質を除去するための適切なエッチングプロセスを含んでいてよく、またエッチングマスク２０６（図２ｃ参照）を除去するためのエッチングステップを含んでいてもよい。例えば、エッチングシーケンス２１８は、露出させられた表面区域を洗浄するためのフッ酸（ＨＦ）に基いて実行されてよく、この場合、望ましい場合には、それに先立ち又はそれの後に、エッチングマスク２０６（図２ｃ参照）を除去するように専用のエッチング化学薬品が適用されてよい。幾つかの例示的な実施形態では、エッチングシーケンス２１８は、２０３Ｄで示されるように沈みの程度を増大させるために特定のエッチングステップを更に備えていてよく、この場合、先行するプラズマ支援エッチングステップに起因して、望ましい「異方性(anisotropic)」エッチング挙動が達成され得る。即ち、能動領域２０３Ａの材質の先行する沈み形成(recessing)に加えて、更なるエッチングステップは、基本的に等方性の挙動を呈するとしても、分離構造２０４の近傍においてさえも均一な物質除去を結果としてもたらすことができる。例えば、十分に制御可能で且つ極めて選択的なエッチングレシピが例えばテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）に基いて利用可能であり、ＴＭＡＨは基本的にはレジスト材質をエッチングするための化学薬品であるが、高温高濃度ではシリコン材質をエッチングするためにも用いることができ、この場合にもまた、二酸化シリコン、シリコン窒化物、等に対する高度な選択性が達成され得る。従って、対応するエッチング化学薬品に基いて、必要である場合に更なる沈み２０３Ｄを達成することができ、その結果、例えば更に形成されることになる半導体合金の対応する厚みが、全体的なプロセス均一性を高めることを考慮して補償され得る。
【００３３】
図２ｅは堆積環境２０８に曝されるときの半導体デバイス２００を模式的に示しており、堆積環境２０８は、能動領域２０３Ａ上にスレッショルド調節半導体合金２０９を選択的に堆積させるように適切に設計される。例えば、半導体合金２０９は、全体的なデバイス要求に応じて、適切なゲルマニウム割合、例えば２０原子パーセント以上を伴うシリコン／ゲルマニウム合金を備えていてよい。既に説明したように、材質２０９によって結果としてもたらされるバンドギャップオフセットは、材質の組成及び厚みに依存するであろう。それ故、所望のスレッショルド電圧を得るために、両パラメータに対して適切な目標値が選択されてよい。強化された表面トポグラフィにより、プロセス２０８の間における成長速度のばらつきが著しく低減され得るので、中央での厚み２０９Ｃからの偏差の程度が大幅に低減され得る能動領域２０３Ａの周辺での厚み２０９Ｐを得ることができる。この点において、材質２０９の厚みのばらつきは概ね５パーセント以下であろうし、例えば幾つかの例示的な実施形態では、概ね３パーセント以下の厚みばらつきが実現され得る一方で、他の場合にはばらつきは２パーセント以下であろう。尚、厚みばらつきは上で定義される意味において理解され得る。その結果、例えば２５原子パーセントのゲルマニウム割合を有するシリコン／ゲルマニウム合金の９ｎｍの目標厚みに対しては、周辺厚み２０９Ｐと中央厚み２０９Ｃの間での対応する差は、概ね０．４５ｎｍ以下であり得る一方で、他の場合には、更に高められた均一性が達成され得る。
【００３４】
他の半導体合金が必要に応じて対応するスレッショルド調節メカニズムによって用いられてよく、任意のそのような材質もまた、前述したように異なる結晶方位の成長速度の差に起因し得る堆積の間における対応するエッジ効果の低減により高い均一性で設けられ得ることが理解されるべきである。
【００３５】
図２ｆは半導体合金２０９の堆積及びマスク層２０５（図２ｅ参照）の除去の後における半導体デバイス２００の上面図を模式的に示している。図２ｆから明らかなように、半導体合金２０９の優れた厚み均一性により、ここでもまた高い均一性が、Ｌで示される長さ方向に沿って、またＷで示される幅方向に沿って達成され得る。その結果、能動領域２０３Ａ内及びその上方に形成されるであろうトランジスタ要素の対応するスレッショルドばらつきが低減され得る一方で、単一のトランジスタ要素内で幅方向に沿った厚みばらつきもまた低減され得る。
【００３６】
図２ｇはトランジスタ長さ方向に沿った半導体デバイス２００の断面図を模式的に示しており、トランジスタ長さ方向は図２ｇにおいては水平方向に対応する。図示されるように、ｐチャネルトランジスタのような複数のトランジスタ２５０Ａが能動領域２０３Ａ内及びその上方に形成されていてよく、一方、能動領域２０３Ｂ内及びその上方には１つ以上のトランジスタ２５０Ｂが形成されていてよい。トランジスタ２５０Ａ，２５０Ｂは、デバイス１００を参照して前述したのと同様の構造を有していてよい。即ち、トランジスタ２５０Ａ，２５０Ｂは、ゲート絶縁層２５１Ｂと、ゲート絶縁層２５１Ｂ上に直接的に形成される金属含有電極材質２５１Ａと、それに続く多結晶シリコン材質、金属シリサイド等のような更なる電極材質２５１Ｃとを含むゲート電極構造２１５を備えている。また、トランジスタ２５０Ａにおいては、ゲート絶縁層２５１Ｂは、所望のスレッショルド電圧又はチャネル領域２５３を得るように、スレッショルド調節半導体合金２０９上に形成されてよく、チャネル領域２５３はトランジスタ２５０Ａ内に合金２０９を備えている。半導体合金２０９の優れた厚み均一性により、複数のトランジスタ２５０Ａは極めて類似したスレッショルド電圧を呈することができるので、性能及び信頼性に関するデバイス２００の全体的な均一性に寄与することができる。
【００３７】
トランジスタ２５０Ａ，２５０Ｂを形成するための任意の製造技術に関して、適切な製造レジームを用いることができる。ゲート電極構造２５１は、高ｋ材質と組み合わされる標準的な誘電体を備えているであろう適切なゲート誘電体を堆積させることによって形成することができ、これに続き例えばアルミニウム酸化物、チタン窒化物、等の形態にある金属含有電極材質２５１Ａが堆積させられる。その後、多結晶シリコンのような更なる適切な材質が堆積させられてよく、続いて洗練されたリソグラフィ技術に基いて層構造がパターニングされてよい。その後、例えば側壁スペーサ構造２５２を用いて洗練された注入技術に基きドレイン及びソース領域２５４のためのドーパントプロファイルが得られてよい。その後、ドーパントを活性化し、そして注入誘起損傷を再結晶化させるために、デバイス２００は焼鈍されてよい。
【００３８】
図２ｈはトランジスタ幅方向に沿った断面図に従い半導体デバイス２００を模式的に示しており、トランジスタ幅方向は図２ｈの水平方向に対応している、例えば、断面は、能動領域２０３Ａ内及びその上方に複数のトランジスタが形成される場合におけるトランジスタ２５０Ａの１つを通って作られていてよい。他の場合には、能動領域２０３Ａ内及びその上方には単一のトランジスタが形成されてよく、そして断面は、幅方向に沿ってゲート電極構造を通って作られてよい。このように、トランジスタ２５０Ａはスレッショルド調節半導体合金２０９を備えていてよく、スレッショルド調節半導体合金２０９上には、ゲート絶縁層２５１Ｂが形成されることになり、続いて金属含有電極材質２５１Ａ及び更なるゲート材質２５１Ｃが形成される。半導体合金２０９の厚みの著しく低減された差により、即ち厚み値２０９Ｐ，２０９Ｃは上で特定された範囲内の低減されたばらつきを有しているであろうことにより、トランジスタ２５０Ａの全体的なスレッショルド電圧は高い正確性及び予測可能性で規定され得る一方で、同時に、トランジスタ幅に対するスレッショルドばらつきの依存性又は異なる幅の複数のトランジスタデバイスに対するスレッショルドばらつきの依存性を大幅に低減することができる。
【００３９】
結果として、本開示は、大幅に低減された厚みばらつき及び早い製造段階での材質組成に関する低減されたばらつきがスレッショルド調節半導体合金にもたらされ得るように、選択的エピタキシャル成長プロセスの成長速度の高い均一性が達成され得る半導体デバイス及び技術を提供する。従って、金属含有電極材質との組み合わせにおける高ｋゲート誘電体を備えた洗練されたゲート電極構造が、ドレイン及びソース領域を形成するのに先立ち形成され得るので、十分に確立されたＣＭＯＳ技術への高度な適合性を提供することができる。
【００４０】
この明細書を考慮することで本開示の更なる修正及び変形が当業者には明らかであろう。従って、この明細書は、例示的なものとしてのみ解釈されるべきであり、そしてここに提供されている教示を実施する一般的な様態を当業者に教示することを目的とするものである。ここに示されそして説明される主題の形態は、目下のところ望ましい実施形態として受け止められるべきであるとして理解されるべきである。
【特許請求の範囲】
【請求項１】
分離領域によって横方向に分離されている第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域の上方上にマスク層を形成することと、
前記第１のシリコン含有結晶性半導体領域の上方から選択的に前記マスク層を除去する一方で前記第２のシリコン含有結晶性半導体領域の上方上には前記マスク層を維持することと、
前記第１のシリコン含有結晶性半導体領域の厚みを減少させて沈ませることと、
前記厚みが減少させられ沈まされた第１のシリコン含有結晶性半導体領域上に選択的にスレッショルド調節半導体合金を形成することと、
前記スレッショルド調節半導体合金の上方に第１のトランジスタの第１のゲート電極構造を形成することと、
前記第２のシリコン含有結晶性半導体領域の上方に第２のトランジスタの第２のゲート電極構造を形成することとを備えた方法。
【請求項２】
前記第１及び第２のゲート電極構造を形成することは、高ｋ誘電体ゲート絶縁層を形成することと、前記高ｋゲート絶縁層上に金属含有電極材質を形成することとを備えている請求項１の方法。
【請求項３】
前記マスク層を形成することはシリコン窒化物層を形成することを備えている請求項１の方法。
【請求項４】
前記第１のシリコン含有結晶性半導体領域から選択的に前記マスク層を除去することはプラズマ支援エッチングプロセスを実行することを備えている請求項１の方法。
【請求項５】
前記第１のシリコン含有結晶性半導体領域の前記厚みは前記プラズマ支援エッチングプロセスの間に減少させられ沈まされる請求項４の方法。
【請求項６】
前記第１のシリコン含有結晶性半導体領域から選択的に前記マスク層を除去することの後にウエット化学的エッチングプロセスを実行することを更に備えた請求項３の方法。
【請求項７】
前記マスク層を選択的に除去するために用いられたレジストマスクを除去することを更に備えた請求項６の方法。
【請求項８】
前記第１のシリコン含有結晶性半導体領域の前記厚みは前記ウエット化学的エッチングプロセスに基いて減少させられ沈まされる請求項６の方法。
【請求項９】
前記ウエット化学的エッチングプロセスを実行することはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を用いることを備えている請求項８の方法。
【請求項１０】
前記スレッショルド調節半導体合金を形成することは、前記分離構造上及び前記第２のシリコン含有結晶性半導体領域の上方に形成される前記マスク層上の材質堆積を抑制するように選択的エピタキシャル成長プロセスを実行することを備えている請求項１の方法。
【請求項１１】
前記スレッショルド調節半導体合金はシリコン／ゲルマニウム合金を備えている請求項１０の方法。
【請求項１２】
分離構造によって横方向に包囲される能動半導体領域の表面を露出させて前記露出させられた表面の任意の露出させられた表面区域が実質的に同一の結晶方位を有するようにすることと、
選択的エピタキシャル成長プロセスを実行することによって、前記露出させられた表面上にスレッショルド調節半導体材質を形成することと、
トランジスタのゲート電極構造であって高ｋ誘電体材質及び前記高ｋ誘電体材質上に形成される金属含有電極材質を備えているゲート電極構造を前記スレッショルド調節半導体材質上に形成することとを備えた方法。
【請求項１３】
前記表面を露出させることは前記分離構造の表面より上方に拡がる前記能動半導体領域の材質を除去することを備えている請求項１２の方法。
【請求項１４】
前記能動半導体領域の材質を除去することはプラズマ支援エッチングプロセスを実行することを備えている請求項１３の方法。
【請求項１５】
前記能動半導体領域の上方にマスク層を形成することと、前記プラズマ支援エッチングプロセスに基いて前記マスク層を前記能動領域から選択的に除去する一方で前記マスク層を更なる能動領域の上方で維持することとを更に備えた請求項１４の方法。
【請求項１６】
前記マスク層はシリコン窒化物を備えている請求項１５の方法。
【請求項１７】
前記マスク層は概ね１０ナノメートル（ｎｍ）以下の厚みで形成される請求項１５の方法。
【請求項１８】
前記表面を露出させることの後にウエット化学的エッチングプロセスを実行することを更に備えた請求項１４の方法。
【請求項１９】
前記ウエット化学的エッチングプロセスはフッ酸（ＨＦ）に基いて実行される請求項１８の方法。
【請求項２０】
前記スレッショルド調節半導体材質はシリコン／ゲルマニウム合金を備えている請求項１２の方法。
【請求項２１】
能動シリコン含有半導体領域と、
前記能動シリコン含有半導体領域を横方向に包囲する分離構造であって前記能動シリコン含有半導体領域の幅を規定する第１のエッジ及び第２のエッジを有する分離構造と、
前記能動シリコン含有半導体領域上に形成され、前記第１のエッジから前記第２のエッジへ拡がり、概ね５パーセント以下のばらつきを伴う厚みを有するスレッショルド調節半導体合金と、
高ｋゲート絶縁層及び前記高ｋゲート絶縁層上に形成される金属含有電極材質を備えているゲート電極構造とを備えた半導体デバイス。
【請求項２２】
前記スレッショルド調節半導体合金の平均厚みは概ね１０ナノメートル以下である請求項２１の半導体デバイス。
【請求項２３】
前記スレッショルド調節半導体合金は概ね２０原子パーセント以上のゲルマニウム濃度を伴うシリコン／ゲルマニウム合金を備えている請求項２２の半導体デバイス。
【請求項１】
分離領域によって横方向に分離されている第１のシリコン含有結晶性半導体領域及び第２のシリコン含有結晶性半導体領域の上方上にマスク層を形成することと、
前記第１のシリコン含有結晶性半導体領域の上方から選択的に前記マスク層を除去する一方で前記第２のシリコン含有結晶性半導体領域の上方上には前記マスク層を維持することと、
前記第１のシリコン含有結晶性半導体領域の厚みを減少させて沈ませることと、
前記厚みが減少させられ沈まされた第１のシリコン含有結晶性半導体領域上に選択的にスレッショルド調節半導体合金を形成することと、
前記スレッショルド調節半導体合金の上方に第１のトランジスタの第１のゲート電極構造を形成することと、
前記第２のシリコン含有結晶性半導体領域の上方に第２のトランジスタの第２のゲート電極構造を形成することとを備えた方法。
【請求項２】
前記第１及び第２のゲート電極構造を形成することは、高ｋ誘電体ゲート絶縁層を形成することと、前記高ｋゲート絶縁層上に金属含有電極材質を形成することとを備えている請求項１の方法。
【請求項３】
前記マスク層を形成することはシリコン窒化物層を形成することを備えている請求項１の方法。
【請求項４】
前記第１のシリコン含有結晶性半導体領域から選択的に前記マスク層を除去することはプラズマ支援エッチングプロセスを実行することを備えている請求項１の方法。
【請求項５】
前記第１のシリコン含有結晶性半導体領域の前記厚みは前記プラズマ支援エッチングプロセスの間に減少させられ沈まされる請求項４の方法。
【請求項６】
前記第１のシリコン含有結晶性半導体領域から選択的に前記マスク層を除去することの後にウエット化学的エッチングプロセスを実行することを更に備えた請求項３の方法。
【請求項７】
前記マスク層を選択的に除去するために用いられたレジストマスクを除去することを更に備えた請求項６の方法。
【請求項８】
前記第１のシリコン含有結晶性半導体領域の前記厚みは前記ウエット化学的エッチングプロセスに基いて減少させられ沈まされる請求項６の方法。
【請求項９】
前記ウエット化学的エッチングプロセスを実行することはテトラメチルアンモニウムヒドロキシド（ＴＭＡＨ）を用いることを備えている請求項８の方法。
【請求項１０】
前記スレッショルド調節半導体合金を形成することは、前記分離構造上及び前記第２のシリコン含有結晶性半導体領域の上方に形成される前記マスク層上の材質堆積を抑制するように選択的エピタキシャル成長プロセスを実行することを備えている請求項１の方法。
【請求項１１】
前記スレッショルド調節半導体合金はシリコン／ゲルマニウム合金を備えている請求項１０の方法。
【請求項１２】
分離構造によって横方向に包囲される能動半導体領域の表面を露出させて前記露出させられた表面の任意の露出させられた表面区域が実質的に同一の結晶方位を有するようにすることと、
選択的エピタキシャル成長プロセスを実行することによって、前記露出させられた表面上にスレッショルド調節半導体材質を形成することと、
トランジスタのゲート電極構造であって高ｋ誘電体材質及び前記高ｋ誘電体材質上に形成される金属含有電極材質を備えているゲート電極構造を前記スレッショルド調節半導体材質上に形成することとを備えた方法。
【請求項１３】
前記表面を露出させることは前記分離構造の表面より上方に拡がる前記能動半導体領域の材質を除去することを備えている請求項１２の方法。
【請求項１４】
前記能動半導体領域の材質を除去することはプラズマ支援エッチングプロセスを実行することを備えている請求項１３の方法。
【請求項１５】
前記能動半導体領域の上方にマスク層を形成することと、前記プラズマ支援エッチングプロセスに基いて前記マスク層を前記能動領域から選択的に除去する一方で前記マスク層を更なる能動領域の上方で維持することとを更に備えた請求項１４の方法。
【請求項１６】
前記マスク層はシリコン窒化物を備えている請求項１５の方法。
【請求項１７】
前記マスク層は概ね１０ナノメートル（ｎｍ）以下の厚みで形成される請求項１５の方法。
【請求項１８】
前記表面を露出させることの後にウエット化学的エッチングプロセスを実行することを更に備えた請求項１４の方法。
【請求項１９】
前記ウエット化学的エッチングプロセスはフッ酸（ＨＦ）に基いて実行される請求項１８の方法。
【請求項２０】
前記スレッショルド調節半導体材質はシリコン／ゲルマニウム合金を備えている請求項１２の方法。
【請求項２１】
能動シリコン含有半導体領域と、
前記能動シリコン含有半導体領域を横方向に包囲する分離構造であって前記能動シリコン含有半導体領域の幅を規定する第１のエッジ及び第２のエッジを有する分離構造と、
前記能動シリコン含有半導体領域上に形成され、前記第１のエッジから前記第２のエッジへ拡がり、概ね５パーセント以下のばらつきを伴う厚みを有するスレッショルド調節半導体合金と、
高ｋゲート絶縁層及び前記高ｋゲート絶縁層上に形成される金属含有電極材質を備えているゲート電極構造とを備えた半導体デバイス。
【請求項２２】
前記スレッショルド調節半導体合金の平均厚みは概ね１０ナノメートル以下である請求項２１の半導体デバイス。
【請求項２３】
前記スレッショルド調節半導体合金は概ね２０原子パーセント以上のゲルマニウム濃度を伴うシリコン／ゲルマニウム合金を備えている請求項２２の半導体デバイス。
【図１ａ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【図１ｂ】
【図１ｃ】
【図１ｄ】
【図１ｅ】
【図１ｆ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図２ｇ】
【図２ｈ】
【公表番号】特表２０１２−５１６５５５（Ｐ２０１２−５１６５５５Ａ）
【公表日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１１−５４６７０５（Ｐ２０１１−５４６７０５）
【出願日】平成２２年１月２７日（２０１０．１．２７）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０００４９０
【国際公開番号】ＷＯ２０１０／０８６１５２
【国際公開日】平成２２年８月５日（２０１０．８．５）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２２年１月２７日（２０１０．１．２７）
【国際出願番号】ＰＣＴ／ＥＰ２０１０／０００４９０
【国際公開番号】ＷＯ２０１０／０８６１５２
【国際公開日】平成２２年８月５日（２０１０．８．５）
【出願人】（５９１０１６１７２）アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド (439)
【氏名又は名称原語表記】ＡＤＶＡＮＣＥＤ ＭＩＣＲＯ ＤＥＶＩＣＥＳ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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