【課題】より速い駆動電流およびより小さな短チャネル効果を備え、微細化されたスタティック・ランダム・アクセス・メモリ・セルを提供する。
【解決手段】スタティック・ランダム・アクセス・メモリ・セル３００は、半導体基板上の１つ以上のフィンを備える２つの非プレーナ型パスゲート・トランジスタを備える。２つの非プレーナ型プルアップ・トランジスタは、半導体基板上の１つ以上のフィンを備える。２つの非プレーナ型プルダウン・トランジスタは、半導体基板上の１つ以上のフィンを備える。半導体基板上の２つのアシスト・バー３１４、３１６は、非プレーナ型プルアップ・トランジスタのフィンの一部と非プレーナ型プルダウン・トランジスタのフィンの一部とを電気的に接続する。 （もっと読む）

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。
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【課題】ニッケル系メタル・シリサイドとコンタクト用メタル間でのコンタクト抵抗の低抵抗化がホールの微細化に伴って、困難になるという問題がることが、本願発明者の検討により明らかとなった。
【解決手段】本願の一つの発明は、ニッケル系メタル・シリサイドによりソース・ドレイン領域等のシリサイデーションを施したＭＩＳＦＥＴを有する半導体集積回路装置の製造方法において、プリ・メタル絶縁膜に設けられたコンタクト・ホールにバリア・メタルを形成する前に、シリサイド膜の上面に対して、窒素水素間結合を有するガスを主要なガス成分の一つとして含む非プラズマ還元性気相雰囲気中で、熱処理を実行するものである。 （もっと読む）

【課題】トランジスタの特性ばらつきによる遅延回路の遅延時間の変動を抑制することが可能で、更に、製造工程における加工ばらつきに強く、レイアウト拡張性に優れた半導体集積回路を小面積に提供する。
【解決手段】第１の電源ＶＤＤと第２の電源（接地電源）との間に直列に接続されたＰ型ＭＯＳトランジスタＭＰ１１と２以上のＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２とが備えられる。入力端子ＩＮは前記Ｐ型ＭＯＳトランジスタＭＰ１１のゲート端子と前記Ｎ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート端子とに接続される。更に、Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１の接点である出力端子ＯＵＴに接続した１以上の容量素子Ｃ１を有し、Ｐ型ＭＯＳトランジスタＭＰ１１の駆動能力を、２以上に直列接続したＮ型ＭＯＳトランジスタＭＮ１１、ＭＮ１２の総駆動能力よりも大きく構成する。 （もっと読む）

【課題】メモリ装置の金属構造を提供する。
【解決手段】半導体装置が提供され、基板と、基板に形成されるスタティック・ランダム・アクセス・メモリ(SRAM)ユニットセルと、基板の上に形成され、SRAMユニットセルに局部内部接続を提供する第一金属層と、第一金属層の上に形成され、それぞれ、第一厚さを有するビットラインと相補ビットラインと、ビットラインと相補ビットライン間に配置されるVccラインと、を有する第二金属層と、第二金属層の上に形成され、第一厚さよりも厚い第二厚さを有するワードラインを有する第三金属層と、からなる。 （もっと読む）

【課題】スタンバイ電流が小さく、ラッチアップに強い半導体記憶装置を提供する。
【解決手段】このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１を備える。したがって、スタンバイ電流を低減化し、ラッチアップ現象の発生を抑制することができる。 （もっと読む）

【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 （もっと読む）

【課題】炭素ナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ ＮａｎｏＴｕｂｅ）薄膜を利用したＳＲＡＭを提供する。
【解決手段】少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭである。 （もっと読む）

【課題】ソフトエラーに耐えるＳＯＩＣＭＯＳＳＲＡＭを提供する。
【解決手段】シリコン−オン−絶縁物MOSFETトランジスタを有するCMOSメモリ素子。トランジスタのボディが電源に接続されておらず、その代わりに電気的浮遊を許容するように、MOSFETトランジスタの少なくとも一つが構成されている。重イオン放射によって生じるエラーに対する増加した免疫を備えた開示されたメモリ素子の実施態様。 （もっと読む）

【課題】低電源電圧でもＳＮＭと書き込みマージンを両立させたＳＲＡＭを備える。
【解決手段】第１インバータを構成する第１ＮＭＯＳとこれに接続された第２ＮＭＯＳとが形成された第１部分、第１インバータを構成する第１ＰＭＯＳ、第２インバータを構成する第２ＰＭＯＳとが形成された第２部分と第２インバータを構成する第３ＮＭＯＳと、これに接続された第４ＮＭＯＳとが形成された第３部分の順に配置されたＳＲＡＭメモリセルを、前記第１方向および第２方向に複数行列状に配列してメモリセルアレイを構成する。複数の第１ビット線は、第２方向のメモリセルの列ごとに設けられ、第２ＮＭＯＳにそれぞれ接続される。複数の第２ビット線は、第２方向のメモリセルの列ごとに設けられ、各メモリセルの第４ＮＭＯＳにそれぞれ接続される。 （もっと読む）

【課題】短チャネル効果および閾値の変動の双方を抑制することの可能な半導体装置を提供する。
【解決手段】ｐ型ＭＯＳトランジスタ１１が形成された第１領域１０と、ｎ型ＭＯＳトランジスタ２１が形成された第２領域２０との間に分離部３７が形成されている。分離部３７は、第１領域１０と第２領域２０との境界に沿って延在しており、第１領域１０と第２領域２０とを互いに分離している。分離部３７は、さらに、ｐ型ＭＯＳトランジスタ１１のバックゲートおよびｎ型ＭＯＳトランジスタ２１のバックゲートを、少なくとも双方のバックゲート間に電流が流れるのを阻害する程度に互いに電気的に分離している。 （もっと読む）

【課題】ソフトエラー耐性の大きいＳＲＡＭ（半導体記憶装置）を提供する。
【解決手段】横長型セル（３分割されたウェルがワード線の延在方向に並び、ビット線方向よりもワード線方向に長いメモリセル）上に、第１と第２ドライバＭＯＳトランジスタＮ１，Ｎ２と、第１ロードＭＯＳトランジスタＰ１，Ｐ２と、第１と第２アクセスＮＭＯＳトランジスタＮ３，Ｎ４とを設けたフルＣＭＯＳＳＲＡＭにおいて、記憶ノードとなる埋め込み配線５Ｄ，５Ｇは、ポリシリコン配線３Ｃ，３Ｂの長手方向と交差する方向に延びる傾斜部５０Ｄ，５０Ｇを有する。 （もっと読む）

【課題】ＳＲＡＭを内蔵した半導体集積回路において、書き込み／読み出し回路と入出力回路とを接続するバスラインの配線長を短縮して、書き込み／読み出し動作の高速化を図る。
【解決手段】この半導体集積回路は、ＳＲＡＭを内蔵した半導体集積回路であって、該ＳＲＡＭが、データの複数のビットを複数群に分けてそれぞれ格納する複数群のメモリセルと、複数群のメモリセルの内で対応する群のメモリセルに最も近接するように、所定の間隔で配置された複数群の入出力回路と、複数群の入出力回路に入力されたデータの各群のビットを、対応する群のメモリセルに書き込み、複数群のメモリセルから読み出されたデータの各群のビットを、対応する群の入出力回路に出力する複数群の書き込み／読み出し回路とを具備する。 （もっと読む）

【課題】本発明は、メモリ回路部と非メモリ回路部を有する集積回路に関し、論理回路素子に対するソフトエラーとしてのＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）を効果的に抑制できる、集積回路を提供する。
【解決手段】論理回路ブロック２０２に含まれるＮＭＯＳトランジスタのチャネルが形成される第２導電型半導体領域１０１のＰ型濃度が、ＳＲＡＭブロック２０１内のＮ型の（駆動）トランジスタＮ１,Ｎ２のチャネルが形成される第２導電型半導体領域１０１のＰ型濃度より低い。このため、論理回路ブロック２０２において、より容易に寄生バイポーラトランジスタがオンし、ＳＥＴの発生要因となるドレイン電位低下を防止する。そのため、回路的負担増なしにＳＥＴを効果的に抑制できる。 （もっと読む）

【課題】スタティックノイズマージンの低下を抑制できるスタティック・ランダム・アクセス・メモリを得ること。
【解決手段】スタティック・ランダム・アクセス・メモリのメモリセルにおける一対のロードトランジスタは、それぞれ、第１のＳｉＧｅ膜がシリコン基板のソース領域と第１のシリサイド膜との間に存在し、第２のＳｉＧｅ膜がシリコン基板のドレイン領域と第２のシリサイド膜との間に存在し、前記第１のＳｉＧｅ膜ならびに前記第２のＳｉＧｅ膜は、前記前記ソース領域と前記ドレイン領域の間のチャネル領域のシリコン基板の表面よりも低い位置に存在することを特徴とする。 （もっと読む）

【課題】極微細なパターンを有するＳＲＡＭ領域のフィンと周辺回路領域の活性領域とを低コストかつ正確なデザインで形成することのできる半導体装置の製造方法、およびその製造方法に用いられるフォトマスクを提供する。
【解決手段】本発明の一態様に係る半導体装置の製造方法は、第１および第２の領域を有する半導体基板上にマスク材を形成する工程と、前記第１の領域の前記マスク材上に芯材をパターン形成する工程と、前記芯材の両側面に側壁マスクを形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記第１の領域の前記マスク材に前記側壁マスクのパターンを転写する工程と、前記第１の領域の前記側壁マスクのパターンを転写された前記マスク材のトリミングと、前記第２の領域の前記マスク材への所定のパターンの形成とを同時に行う工程と、を含む。 （もっと読む）

【課題】横型メモリセルレイアウトの６トランジスタ型ＳＲＡＭメモリセルにおいて、ワード線の寄生容量負荷の増大や、配線パーティクルによる歩留低下を解消する。
【解決手段】第２層目配線にて、列方向に並んで配置された複数のワード線３５１と、第３層目配線にて、行方向に並んで配置された複数の対をなすビット線３５２，３５３と、それぞれ対をなすビット線の間に配置された複数のＶＤＤ電源配線３５４と、第４層目配線にて、ビット線より１層上の配線層で形成されたＶＳＳ電源配線とを設けた。ＶＳＳ電源配線は、ＶＳＳ電源配線より１層下の配線層で形成された島形状ＶＳＳパターンを介してＣＭＯＳ型ＳＲＡＭセルと接続されており、ＶＳＳ電源配線と島形状ＶＳＳパターンとの接続が１つの島形状ＶＳＳパターンあたり複数のビア部の配置によってなされる。 （もっと読む）

【課題】同時に読み書きを行うデュアルポートＳＲＡＭにおいて、データの読み出し速度を改善する。
【解決手段】各々のメモリセルは、第１及び第２のストアノードにデータを保持する第１及び第２のインバータと、第１のビット線対と第１及び第２のストアノードとの間にそれぞれ接続された第１及び第２のＮチャネルトランジスタによって構成される書き込み／読み出しポートと、第１のストアノードのデータをゲートに受ける第１のＰチャネルトランジスタ、第２のビット線対の一方と第１のＰチャネルトランジスタのドレインとの間に接続された第２のＰチャネルトランジスタ、第２のストアノードのデータをゲートに受ける第３のＰチャネルトランジスタ、第２のビット線対の他方と第３のＰチャネルトランジスタのドレインとの間に接続された第４のＰチャネルトランジスタによって構成される読み出しポートとを具備する。 （もっと読む）

メモリセルは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は、薄い機能性ゲート酸化膜を用いて作られている。
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【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。
【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 （もっと読む）