【課題】ゲート幅が互いに異なる第１，第２のＭＩＳトランジスタを備えた半導体装置において、第１，第２のＭＩＳトランジスタの閾値電圧を、所望の閾値電圧に制御する。
【解決手段】半導体装置は、第１，第２のＭＩＳトランジスタを備えた半導体装置である。第１のＭＩＳトランジスタは、第１の高誘電率絶縁膜１５ａを有する第１のゲート絶縁膜１５Ａと、第１のゲート電極２０Ａとを備えている。第２のＭＩＳトランジスタは、第２の高誘電率絶縁膜１５ｂを有する第２のゲート絶縁膜１５Ｂと、第２のゲート電極２０Ｂとを備えている。第１，第２のゲート絶縁膜は、調整用金属を含む。第１のＭＩＳトランジスタの第１のゲート幅Ｗ１は、第２のＭＩＳトランジスタの第２のゲート幅Ｗ２よりも小さい。第１のゲート絶縁膜中における調整用金属の平均調整用金属濃度は、第２のゲート絶縁膜中における調整用金属の平均調整用金属濃度に比べて低い。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】デュアルゲート構造を有する半導体装置の製造技術において、ＭＩＳＦＥＴのしきい値電圧の上昇を抑制することができる製造技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１上にレジスト膜ＦＲ２を形成する。そして、レジスト膜ＦＲ２に対して露光・現像処理を施すことにより、レジスト膜ＦＲ２をパターニングする。その後、パターニングしたレジスト膜ＦＲ２をマスクにしたイオン注入法により、露出しているｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１にアルゴン（Ａｒ^＋）を導入する。このアルゴン注入工程により、ｎチャネル型ＭＩＳＦＥＴ形成領域ＮＴＲのポリシリコン膜ＰＦ１はアモルファス化する。 （もっと読む）

【課題】高集積なＣＭＯＳ型ＳＲＡＭを提供する。
【解決手段】第１の第１導電型半導体１３７と、第１の第１導電型半導体とは極性が異なる第１の第２導電型半導体１０４と、第１の第１導電型半導体１３７と第１の第２導電型半導体１０４との間に配置される第１の絶縁物１１２が一体となり基板に対して垂直に延びる１本の第１の柱と、第１の第１導電型半導体１３７の上下に配置された第１の第２導電型高濃度半導体１８２と、第２の第２導電型高濃度半導体１４１と、第１の第２導電型半導体１０４の上下に配置された第１の第１導電型高濃度半導体１８６と、第２の第１導電型高濃度半導体１４３と、第１の柱を取り囲む第１のゲート絶縁物１７６と、第１のゲート導電体１６７と、を有するインバータを用いてＳＲＡＭを構成する。 （もっと読む）

【課題】ワード線コンタクトが隣接セルと共有されるＳＲＡＭセルを有する半導体記憶装置において、ビット線対の充放電による消費電力を抑える。
【解決手段】半導体記憶装置は、ワード線ＷＬＡ、ＷＬＢと、ＳＲＡＭセルＭＣ１、ＭＣ２と、仲介セルＤＣとを備える。ＳＲＡＭセルＭＣ１はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＡが接続されている。ＳＲＡＭセルＭＣ２はワード線ＷＬＡ、ＷＬＢを有し、ワード線ＷＬＢが接続されている。仲介セルＤＣは、ＳＲＡＭセルＭＣ１とＳＲＡＭセルＭＣ２とに隣接して設けられ、ワード線ＷＬＡ、ＷＬＢが接続されている。複数のＳＲＡＭセルＭＣ１及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＡ用のコンタクトを共有している。複数のＳＲＡＭセルＭＣ２及び仲介セルＤＣの隣接するセル同士がワード線ＷＬＢ用のコンタクトを共有している。 （もっと読む）

【課題】本発明は、ＳＲＡＭアレイ上のすべてのセルに適切な選択トランジスタのしきい値電圧設定が可能なＳＲＡＭ装置を提供することを課題とする。
【解決手段】電気的に切り離されたトランジスタ駆動用のゲート及びしきい値制御用の端子を有する電界効果トランジスタを選択トランジスタとして用い、前記選択トランジスタのしきい値制御用端子に対して与える電圧を、読み出し動作時には、読み出し開始時の電圧から徐々に増加させていく回路を具備したＳＲＡＭ装置。 （もっと読む）

【課題】検査コストや解析コスト、製品コストを低減可能な半導体装置の製造方法を提供する。
【解決手段】例えば、ウエハ検査工程（Ｓ１００３）で、半導体ウエハ上のロジック回路を対象とした電気的検査（ロジック部テスト）（Ｓ１００３ａ）と、メモリ回路を対象とした電気的検査（メモリ部テスト）（Ｓ１００３ｂ）を行い、それぞれの検査結果から得られた故障箇所を複合マップ２４上に重ねて表示する。この複合マップ２４を用いると、例えば、ロジック故障２２とメモリ故障２３が併存して分布する領域を判別でき、この領域に対してメモリ故障２３に対する詳細解析を優先的に行うことで、特にロジック故障２２とメモリ故障２３の故障原因が共通であった場合に効率的な詳細解析を行うことが可能となる。 （もっと読む）

【課題】バックゲートを有するＭＯＳを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なＬＳＩを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。 （もっと読む）

【課題】半導体メモリ装置及びその製造方法を提供する。
【解決手段】第１ウェル領域、第２ウェル領域及び第３ウェル領域を含む基板であって、第１ウェル領域は、第２ウェル領域と第３ウェル領域との間に配され、第１ウェル領域は、第１タイプ導電体を含み、第２ウェル領域及び第３ウェル領域は、第２タイプ導電体をそれぞれ含む基板；第１ウェル領域に一列に形成され、電源端子を共有する第１プルアップ素子及び第２プルアップ素子；第２ウェル領域に第１プルアップ素子と隣接するように配される第１プルダウン素子；第３ウェル領域に第２プルアップ素子と隣接するように配される第２プルダウン素子；第２ウェル領域に第２プルアップ素子と隣接するように配される第１アクセス素子；第３ウェル領域に第１プルアップ素子と隣接するように形成される第２アクセス素子；を含む半導体メモリ装置である。 （もっと読む）

【課題】集積度が高くリソグラフィーコストが低いｎ型及びｐ型ＦＥＴの積層構造を有した半導体装置を提供すること。
【解決手段】半導体装置１００は、半導体基板１上にそれぞれ離隔しつつ列状に形成された第１グループの複数の柱状ゲート電極１０と、前記半導体基板１上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された第１導電型の第１半導体層１２と、前記第１半導体層の上であって前記第１グループの隣接する柱状ゲート電極間に形成された第１絶縁層２０と、前記第１絶縁層２０の上であって前記第１グループの隣接する柱状ゲート電極１０間に形成された前記第１導電型と異なる第２導電型の第２半導体層１３とを備え、前記第１半導体層１２をチャネルとする前記第１導電型の第１ＭＯＳＦＥＴが形成され、前記第２半導体層１３をチャネルとする前記第２導電型の第２ＭＯＳＦＥＴが形成されている。 （もっと読む）

【課題】酸化物半導体を用いた高性能な半導体装置を提供する。
【解決手段】基板上に酸化物半導体層を形成し、酸化物半導体層上に第１の導電層を形成し、第１の導電層上に第２の導電層を形成し、第２の導電層をエッチングすることで、第１のパターンを形成し、第１のパターンを酸化することにより膨張させ、膨張後の第１のパターンをマスクとして第１の導電層をエッチングすることで、ソース電極及びドレイン電極となる第２のパターンを形成し、膨張後の第１のパターン及び第２のパターン及び酸化物半導体層を覆うゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成する。 （もっと読む）

【課題】故障率及び消費電力を充分に小さくすることができる不揮発性記憶素子を提供する。
【解決手段】複数のメモリセルが配列された不揮発性記憶素子１００であって、複数のメモリセルのそれぞれは、端子Ａと端子Ｂとを有するインバータ部と、端子Ａとビット線１４０との導通及び非導通を切り替える選択トランジスタ１２０と、端子Ｂとビット線１４１との導通及び非導通を切り替える選択トランジスタ１２１と、一端が端子Ａに接続された固定抵抗１３０と、固定抵抗１３０の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２２と、一端が端子Ｂに接続され、固定抵抗１３０より高抵抗又は低抵抗となることが可能な可変抵抗１３１と、可変抵抗１３１の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２３とを備える。 （もっと読む）

【課題】セル面積が小さい不揮発性ＳＲＡＭセルを提案する。
【解決手段】本開示に係わる半導体集積回路は、第１及び第２のインバーターＩＮＶ１,ＩＮＶ２と、ゲートにワード線ＷＬが接続され、ソースに第１のビット線ＢＬが接続され、ドレインに第２のインバーターＩＮＶ２の入力端子が接続される第１のトランジスタＭ５と、ゲートにワード線ＷＬが接続され、ソースに第２のビット線ｂＢＬが接続され、ドレインに第１のインバーターＩＮＶ１の入力端子が接続される第２のトランジスタＭ６と、第１の端子に第１のトランジスタＭ５のドレインが接続され、第２の端子に第１のインバーターＩＮＶ１の出力端子が接続される第１の可変抵抗素子Ｒ１と、第１の端子に第２のトランジスタＩＮＶ２のドレインが接続され、第２の端子に第２のインバーターＩＮＶ２の出力端子が接続される第２の可変抵抗素子Ｒ２とを備える。 （もっと読む）

【課題】並列に並ぶゲートパターンを有する半導体装置において、ゲートパターンのレイアウトを工夫することによって、光近接効果を補正しつつ、集積度を向上させる。
【解決手段】並列に並ぶゲートパターン２１，２２の端部と、並列に並ぶゲートパターン２３，２４の対向端部とにおいて、ゲートパターン２１の端部はゲートパターン２２の端部よりもゲートパターン２３，２４の方に突き出ており、ゲートパターン２４の対向端部はゲートパターン２３の対向端部よりも、ゲートパターン２１，２２の方に突き出ている。引っ込んでいる方の、ゲートパターン２２の端部およびゲートパターン２３の対向端部について、仕上がり形状において後退が生じない程度に、補正量を大きく設定することができる。 （もっと読む）

【課題】信頼性を損なうことなく更なる集積化を実現し得る半導体装置を提供する。
【解決手段】第１のトランジスタＬ１のゲート電極を含み、第１のコンタクト層４８ａを介して第２のトランジスタＬ２のソース／ドレイン拡散層２０に電気的に接続される、直線状の第１のゲート配線１６ａと、第２のトランジスタＬ２のゲート電極を含み、第２のコンタクト層４８ｂを介して第１のトランジスタのソース／ドレイン拡散層２２に電気的に接続される、第１のゲート配線と平行な直線状の第２のゲート配線１６ｂと、第１のゲート配線及び第２のゲート配線を覆うように形成された絶縁膜であって、第１のゲート配線と第２のトランジスタのソース／ドレイン拡散層とを露出し、長辺方向が第１のゲート配線の長手方向である第１の開口部４６ａが形成された絶縁膜と、第１の開口部内に埋め込まれた第１のコンタクト層とを有している。 （もっと読む）

【課題】マルチポートＳＲＡＭのアクセスタイムを高速化すること。
【解決手段】マルチポートＳＲＡＭセルを構成する一対のＣＭＯＳインバータが形成されたＰウエル領域およびＮウエル領域に関し、Ｐウエル領域を、二つのＰウエル領域ＰＷ１およびＰＷ２に分割してＮウエル領域ＮＷの両側に、かつそれら間の境界線がビット線と平行となるように形成する。また、一対のアクセスゲートＮ３およびＮ５とＮ４およびＮ６とがそれぞれ分割された２つのＰウエル領域に形成されることにより、ビット線長を短くし、配線容量を低減させる。 （もっと読む）

【課題】実装面積、消費電力、および処理時間の増大を抑えつつ、ＭＮＵをはじめとするソフトエラーによって発生する不具合を防止することができる電子機器１０を提供する。
【解決手段】本発明の電子機器１０は、所定数の命令毎に設けられたチェックポイントを実行する都度、演算装置１４内の順序回路に含まれるフリップフロップの状態を示すデータを取って置き、ソフトエラーの予兆を検出した場合に、直前のチェックポイントにおける命令の実行後に取って置いたデータに基づいて演算装置１４内の順序回路に含まれるフリップフロップの状態を設定し、直前のチェックポイントに対応する命令の次の命令から実行を再開する。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】ＭＴＪ素子を用いた不揮発性メモリ回路では、電源立ち上げ時にＭＴＪ素子の抵抗値によりメモリの記憶内容が決まる。しかしながら、電源電圧が低いときはＭＯＳトランジスタの抵抗が非常に大きいため、ＭＴＪ素子の抵抗値の影響が非常に小さい。そのため、電源電圧が低いときにＭＯＳトランジスタの抵抗値のばらつきにより誤動作を引き起こしやすく、高い信頼性が得られない。信頼性の高い不揮発性メモリ回路を提供することを可能にする。
【解決手段】６トランジスタ（１１，１２，１５，１６、２１，２２）で構成されるメモリセルにおいて、トランジスタ１２及びトランジスタ１６をｎ型スピンＭＯＳトランジスタとする。 （もっと読む）