【課題】所定の整列関係を有する単位セルを含む半導体セル構造物を提供すること。
【解決手段】単位セルは、活性領域１４、１８、２４、２８、ゲートパターン３２、３４、３６、３８、ダミーパターン４２、４４、４６、４８、及び導電パターン９４を有する。ゲートパターン３２、３４、３６、３８は活性領域１４、１８、２４、２８と交差する。ダミーパターン４２、４４、４６、４８は単位セルを電気的に接続する。選択された単位セル内のダミーパターン４２、４４、４６、４８は、選択された単位セル内のゲートパターン３２、３４、３６、３８との間に対角的に配置される。導電パターン９４はダミーパターン４２、４４、４６、４８と電気的に接続する。これにより、半導体セル構造物は、行及び列に沿って互い突出しない単位セルを有することができる。上述した半導体セル構造物は半導体装置及び半導体モジュールに配置される。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。様々な効果を達成するようＤＤＣを構成する手法が数多く存在し得るとともに、ここに提示される更なる構造及び方法は、更なる利益を生み出すように単独あるいはＤＤＣとともに使用され得る。
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【課題】注入マスクの低減が図られる半導体装置の製造方法と、そのような半導体装置を提供する。
【解決手段】レジストマスク３１と他のレジストマスクを注入マスクとして、ＮＭＯＳ領域ＲＮにボロンを注入することにより、アクセストランジスタおよびドライブトランジスタのハロ領域となるｐ型不純物領域が形成される。さらに他のレジストマスクを注入マスクとして、ＰＭＯＳ領域ＲＰにリンまたは砒素を注入することにより、ロードトランジスタのハロ領域となるｎ型不純物領域が形成される。 （もっと読む）

【課題】メモリセルレイアウトを提供する。
【解決手段】メモリセルレイアウトに特徴のある製造方法が開示される。一例として、ダミー層と、ダミー層の側壁に沿ったスペーサを形成するステップを含む。一旦、スペーサが形成されると、ダミー層が除去され、スペーサがマスクとして用いられる。標準のリソグラフィックプロセスに代わって、スペーサを用いることにより、リソグラフィックプロセスの固有の限界が回避され、フィンＦＥＴ装置のさらなるスケーリングが達成される。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法の一部は、大部分が、既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法の一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【課題】１メモリセルが６トランジスタを有するＳＲＡＭにおいて、コンタクトの微細化をするとリークの発生を回避できる半導体記憶装置及びその製造方法を提供する。
【解決手段】１メモリセルが第１及び第２ドライバトランジスタ（ＤＴｒ１、ＤＴｒ２）、第１及び第２転送トランジスタ（ＴＴｒ１，ＴＴｒ２）並びに第１及び第２ロードトランジスタ（ＬＴＲ１，ＬＴｒ２）の６トランジスタを有するＳＲＡＭにおいて第１ドライバトランジスタと第２ドライバトランジスタのソースドレイン領域に基準電位を印加するための接地コンタクトＣｇと、第１ロードトランジスタと第２ロードトランジスタのソースドレイン領域に電源電位を印加するための電源電位コンタクトＣｃの径が、共通コンタクトＣｓを除く他のコンタクト（Ｃｂ，Ｃｎ，Ｃｗ）の径より大きく形成された構成とする。 （もっと読む）

【課題】製造コストを良好に減少できる集積回路およびその形成方法を提供する。
【解決手段】集積回路は、第１のメモリアレイ、および第１のメモリアレイに接続された論理回路を含み、第１のメモリアレイの全てのメモリセルの全ての活性トランジスタおよび論理回路の全ての活性トランジスタは、フィン電界効果トランジスタ（FinFET）であり、第１の縦方向に沿って配置されたゲート電極を有する。FinFETs３００a〜３００cは、基板３０１上に配置され得る。基板３０１は、複数の活性領域３０５a〜３０５cを含み得る。活性領域３０５a〜３０５cは、基板３０１の表面３０１a上の非平面活性領域であり得る。 （もっと読む）

【課題】ＳＲＡＭ回路の動作速度を向上させる。
【解決手段】駆動ＭＩＳＦＥＴと転送ＭＩＳＦＥＴとそれらの上部に形成された縦型ＭＩＳＦＥＴとでメモリセルを構成したＳＲＡＭにおいて、周辺回路を構成するＭＩＳＦＥＴ間の電気的接続を、メモリセルの縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも下部に形成されるプラグ２８および中間導電層４６、４７で行うとともに、縦型ＭＩＳＦＥＴ（ＳＶ_１、ＳＶ_２）よりも上部に形成されるプラグ、第１および第２金属配線層を用いて行うことにより、配線の自由度を向上でき、高集積化できる。また、ＭＩＳＦＥＴ間の接続抵抗を低減でき、回路の動作スピードを向上できる。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体以外の半導体材料が用いられた第１のチャネル形成領域を有する第１のトランジスタ１６０と、第１のトランジスタ１６０の上方の、酸化物半導体材料が用いられた第２のチャネル形成領域を有する第２のトランジスタ１６２と、容量素子１６４と、を有し、第２のトランジスタ１６２の第２のソース電極または第２のドレイン電極の一方と、容量素子１６４の電極の一方とは、電気的に接続される。 （もっと読む）

【課題】記憶保持期間において、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１のソース電極および第１のドレイン電極と、第１のソース電極および第１のドレイン電極と電気的に接続され、酸化物半導体材料が用いられている第１のチャネル形成領域と、第１のチャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、を有する第１のトランジスタと、容量素子と、を有し、第１のトランジスタの第１のソース電極または第１のドレイン電極の一方と、容量素子の電極の一方とは、電気的に接続された半導体装置である。 （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に形成された６つのｎチャネル型トランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４，ＱＮＤ１，ＱＮＤ２と、２つのｐチャネル型トランジスタＱＰＬ１，ＱＰＬ２とによって構成されるメモリセルＭＣ１を有する半導体装置である。シリコン基板１上には、行方向に見て、順に、第１ｐウェルＰＷ１、第１ｎウェルＮＷ１、第２ｐウェルＰＷ２、第２ｎウェルＮＷ２、および、第３ｐウェルＰＷ３が配置されている。第１および第２正相アクセストランジスタＱＮＡ１，ＱＮＡ２は第１ｐウェルＰＷ１に配置され、第１および第２ドライバトランジスタＱＮＤ１，ＱＮＤ２は第２ｐウェルＰＷ２に配置され、第１および第２逆相アクセストランジスタＱＮＡ３，ＱＮＡ４は第３ｐウェルＰＷ３に配置されている。 （もっと読む）

【課題】同一のレジストパターンにより、ドライエッチングおよびウエットエッチングを連続的に行なう際に、変質したレジスト表面層を剥がれなくするように改良された、半導体装置の製造方法を提供することを主要な目的とする。
【解決手段】半導体基板１の上に、絶縁膜２と導電層３を順次形成する。導電層３の上にレジストパターン４を形成する。レジストパターン４をマスクに用いて、導電層３をドライエッチングする。レジストパターン４の表層部を一部削る。レジストパターン４をマスクに用いて、絶縁膜２をウエットエッチングする。 （もっと読む）

【課題】マルチフィンを有するFinFETを利用したSRAM構造を提供する。
【解決手段】SRAMセルは、ストレートフィンと、ストレートフィンから物理的に切り離された屈曲フィンからなる。屈曲フィンは、ストレートフィンに平行な第一部分と第二部分を有する。屈曲フィンの第一部分とストレートフィンの間の距離は、屈曲フィンの第二部分とストレートフィンの間の距離より小さい。SRAMセルは、第一ゲートストリップの一部分を含むプルダウントランジスタからなり、それぞれ、ストレートフィンと屈曲フィンの第一部分を有する第一と第二サブプルダウントランジスタを形成する。SRAMセルは、更に、第二ゲートストリップの一部分を含むパスゲートトランジスタからなり、ストレートフィンを有する第一サブパスゲートトランジスタを形成する。プルダウントランジスタは、パスゲートトランジスタより多いフィンを有する。 （もっと読む）

【課題】マルチフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、半導体基板と、半導体基板上のFinFETと、を含む。FinFETは、半導体フィンと、半導体フィンの頂面および側壁上のゲート誘電体と、ゲート誘電体上のゲート電極と、半導体フィン一端に位置するソース/ドレイン領域と、を備える。一対の第一STI領域は、ソース/ドレイン領域の一部分の真下に位置する部分を含み、一対の第一STI領域は、半導体ストリップにより分離され、且つ、半導体ストリップに隣接する。一対の第一STI領域は、更に、第一頂面を有する。一対の第二STI領域は、ゲート電極の真下に位置する部分を含み、一対の第二STI領域は、半導体ストリップにより互いに分離され、且つ、半導体ストリップに隣接する。第二STI領域は、第一頂面より高い第二頂面を有する。 （もっと読む）

【課題】低酸素処理を施したシリコン基板は基板表面層が応力に対して非常にもろくなってしまい、ハンド津愛想うちの製造プロセスの過程でクラックや反りが発生する原因ともなってしまう。
【解決手段】チャネル形成領域に形成された不純物領域に応力を集中させるため、チャネル形成領域に対して人為的かつ局部的に不純物領域を設ける。チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）の領域は、低酸素処理を施したシリコン基板の応力を緩和する緩衝領域として機能する。 （もっと読む）

【課題】周辺回路に供給される電源電圧が変化しても、メモリセルの動作マージンを適切な値に調整することができる半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１００は、メモリセルアレイ２０１と周辺回路２０２とを有するＳＲＡＭ２００と、周辺回路２０２に供給されるコア電源電圧ＶＤＤの変化に応じて、当該コア電源電圧ＶＤＤのα倍（α＞１）のメモリセル電圧ＶＭＭを生成し、メモリセルアレイ２０１に供給するメモリセル電圧生成部３００とを備える。 （もっと読む）

【課題】異なるフィン高さを有するFinFETを提供する。
【解決手段】集積回路構造は、第１装置領域の第１部分と、第２装置領域の第２部分と、を有する半導体基板からなる。第１半導体フィンは半導体基板上にあり、第１フィン高さを有する。第２半導体フィンは半導体基板上にあり、第２フィン高さを有する。第１フィン高さは第２フィン高さより高い。 （もっと読む）

【課題】微細かつ寸法ばらつきが小さいＳＲＡＭ。
【解決手段】第１の方向に直線状に延設された第１及び第２のゲート電極Ｇ１、Ｇ２と、第１のゲート電極Ｇ１と直交して第１の負荷トランジスタＬＴ１を構成するとともに、第２のゲート電極Ｇ２の一端近傍まで延設された第１の拡散領域ＰＤ１１と、第２のゲート電極Ｇ２と直交して第２の負荷トランジスタＬＴ２を構成するとともに、第１のゲート電極Ｇ１の一端近傍まで延設された第２の拡散領域ＰＤ２１と、を備えるＳＲＡＭ。第１の拡散領域ＰＤ１１は、第２のゲート電極Ｇ２側かつ第２の拡散領域ＰＤ２１側に第１の切欠領域Ａ１を備え、第２の拡散領域ＰＤ２１は、第１のゲート電極Ｇ１側かつ第１の拡散領域ＰＤ１１側に第２の切欠領域Ａ２を備え、第１の切欠領域Ａ１と第２の切欠領域Ａ２とは、少なくとも一部が互いに対向し合うように設けられている。 （もっと読む）

幅広い電子デバイスのアレイ及びシステムにおける電力消費を低減する一式の新たな構造及び方法が提供される。これらの構造及び方法のうちの一部は、大部分が既存のバルクＣＭＯＳのプロセスフロー及び製造技術を再利用することで実現され、半導体産業及びより広いエレクトロニクス産業がコスト及びリスクを伴って代替技術へ切り替わることを回避可能にする。これらの構造及び方法のうちの一部は、深空乏化チャネル（ＤＤＣ）設計に関係し、ＣＭＯＳベースのデバイスが従来のバルクＣＭＯＳと比較して低減されたσＶＴを有することと、チャネル領域にドーパントを有するＦＥＴの閾値電圧ＶＴがより一層正確に設定されることとを可能にする。ＤＤＣ設計はまた、従来のバルクＣＭＯＳトランジスタと比較して強いボディ効果を有することができ、それにより、ＤＤＣトランジスタにおける電力消費の有意義な動的制御が可能になる。
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【解決手段】
半導体デバイス（４００）を製造する方法は、半導体材質（４０２）の層及び半導体材質（４０２）の層の上の絶縁材質（４０４）の層を備える基板上に、ハードマスク材質（４０８）の層が絶縁材質（４０４）の層の上になるように、ハードマスク材質（４０８）の層を形成することによって開始する。多重露光フォトリソグラフィ手順が実行されて、ハードマスク材質（４０８）の層の上にフォトレジスト特徴部の結合されたパターンが作製され、またフォトレジスト特徴部の結合されたパターンを用いてハードマスク材質内に凹部線パターンが作製される。方法は、凹部線パターン（４２２）の指定された区画をフォトレジスト特徴部の遮断パターン（４４２）で覆い、そして溝（４５２）のパターンを絶縁材質（４０４）内に形成することによって継続し、ここで溝（４５２）のパターンは、フォトレジスト特徴部の遮断パターン（４４２）及びハードマスク材質（４０８）によって規定される。その後、電気伝導材質（４７２）が溝（４５２）内に堆積させられて、半導体デバイスのための導電線がもたらされる。 （もっと読む）