半導体セル構造物、上記半導体セル構造物を含む半導体装置、及び上記半導体装置を含む半導体モジュール
【課題】所定の整列関係を有する単位セルを含む半導体セル構造物を提供すること。
【解決手段】単位セルは、活性領域１４、１８、２４、２８、ゲートパターン３２、３４、３６、３８、ダミーパターン４２、４４、４６、４８、及び導電パターン９４を有する。ゲートパターン３２、３４、３６、３８は活性領域１４、１８、２４、２８と交差する。ダミーパターン４２、４４、４６、４８は単位セルを電気的に接続する。選択された単位セル内のダミーパターン４２、４４、４６、４８は、選択された単位セル内のゲートパターン３２、３４、３６、３８との間に対角的に配置される。導電パターン９４はダミーパターン４２、４４、４６、４８と電気的に接続する。これにより、半導体セル構造物は、行及び列に沿って互い突出しない単位セルを有することができる。上述した半導体セル構造物は半導体装置及び半導体モジュールに配置される。
【解決手段】単位セルは、活性領域１４、１８、２４、２８、ゲートパターン３２、３４、３６、３８、ダミーパターン４２、４４、４６、４８、及び導電パターン９４を有する。ゲートパターン３２、３４、３６、３８は活性領域１４、１８、２４、２８と交差する。ダミーパターン４２、４４、４６、４８は単位セルを電気的に接続する。選択された単位セル内のダミーパターン４２、４４、４６、４８は、選択された単位セル内のゲートパターン３２、３４、３６、３８との間に対角的に配置される。導電パターン９４はダミーパターン４２、４４、４６、４８と電気的に接続する。これにより、半導体セル構造物は、行及び列に沿って互い突出しない単位セルを有することができる。上述した半導体セル構造物は半導体装置及び半導体モジュールに配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体セル構造物、上記半導体セル構造物を含む半導体装置、及び上記半導体装置を含む半導体モジュール（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｃｏｍｐｒｉｓｉｎｇ Ｔｈｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ、Ａｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｏｄｕｌｅ Ｃｏｍｐｒｉｓｉｎｇ Ｔｈｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ）に関する。
【背景技術】
【０００２】
最近、半導体装置、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はデザインルールの縮小に対応できるように、半導体セル構造物を高集積化して製造されている。上記半導体セル構造物のそれぞれは単位セルを有することができる。上記単位セルのそれぞれはトランジスタを有することができる。上記トランジスタは半導体装置の縮小により選択された１つの単位セルの面積を最大限活用するように配置される。
【０００３】
この場合、上記半導体セル構造物のそれぞれはトランジスタの回路的なパフォーマンスを極大化するために単位セルをジグザグに配列させることができる。上記選択された１つの単位セルは、隣り合う単位セルから平面的に突出される。これを介して、上記選択された１つの単位セル内トランジスタの構成要素の間の距離はデザインルールの縮小以前より離れることができる。上記選択された１つの単位セル内のトランジスタの構成要素は隣り合う単位セル内のトランジスタの構成要素間の距離はデザインルールの縮小以前と比べて離れることになる。
【０００４】
上記単位セル内の構成要素は、単位セルのジグザグ配列状態のために半導体フォトマスクのマスクパターンから確保できるパターンの忠実度を十分有することができない可能性もある。上記半導体セル構造物の上に共通的に位置する導電パターンは、単位セルのジグザグの配列状態によってジグザグに形成される。上記導電パターンは、デザインルール縮小以前と比べて電気抵抗を大きく有することができる。さらに、上記半導体装置は半導体構造物内のジグザグに配置された単位セルを有し、半導体モジュール及びプロセッサベースドシステム（Ｐｒｏｃｅｓｓｏｒ−ｂａｓｅｄ ｓｙｓｔｅｍ）に配置される。
【０００５】
上記半導体モジュール及びプロセッサベースドシステムの電気的特性は半導体構造物内のジグザグに配置された単位セルによって劣化される場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７３２７５９１Ｂ２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
これの従来技術の問題を解決するため、本発明は所定の整列関係を有する単位セルを含む半導体セル構造物を提供することにある。
【０００８】
本発明は半導体セル構造物内の所定の整列関係を有する単位セルを利用して電気的特性を向上させるのに好適な半導体装置及び半導体モジュールを提供することにある。
【課題を解決するための手段】
【０００９】
上記技術的課題を解決するために、本発明は単位セルを行及び列に沿って互いに突出しないように整列させて単位セルの上に細くて長い形状の導電パターンを含む半導体セル構造物、半導体装置及び半導体モジュールを提供することができる。
【００１０】
本発明の半導体セル構造物は、第１単位セル内に平行に順に配置される第１から第４活性領域を含むことができる。上記第１、第３及び第４活性領域に直交する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは上記第１、第３及び第４活性領域の上に同一直線の上に位置することができる。上記第１及び第２ゲートパターンは上記第１活性領域の上に、上記第３及び第４活性領域の上にそれぞれ配置される。上記第１及び第２ゲートパターンに平行に対向しながら上記第１、第２及び第４活性領域に直交する第３及び第４ゲートパターンが配置される。上記第３及び第４ゲートパターンは上記第１、第２及び第４活性領域の上に同一直線の上に位置することができる。上記第３及び第４ゲートパターンは上記第１及び第２活性領域の上に、上記第４活性領域の上にそれぞれ配置されることができる。上記第１から第４ゲートパターンとの間に少なくともダミーパターンが配置される。上記ダミーパターンは第１及び第４ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状（Ｓｕｂｓｔａｎｔｉａｌｌｙ ｅｌｏｎｇａｔｅ ｓｈａｐｅ）を有する導電パターンを含むことができる。上記導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００１１】
本発明の半導体セル構造物では、上記ダミーパターンの上面は上記第１から第４ゲートパターンの上面と同じ高さに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。
【００１２】
本発明の半導体セル構造物では、上記ダミーパターンは上記第１から第４ゲートパターンと異なるレベルに位置しながら上記第１及び第４ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第１及び第３ゲートパターンのうちから少なくとも１つ、上記第２及び第４ゲートパターンのうちから少なくとも１つを部分的に覆うことができる。
【００１３】
本発明の半導体セル構造物では、上記ダミーパターンは上記第１から第４ゲートパターンの間で上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンの周辺で上記第１及び第４ゲートパターンの上面から突出しながら上記第１及び第４ゲートパターンの上面に向けてそれぞれ延長することができる。
【００１４】
本発明の半導体セル構造物では、上記半導体セル構造物は上記第１単位セルと電気的に接続する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの下端部（Ｌｏｗｅｒ ｅｎｄ ｐｏｒｔｉｏｎ）または上端部に位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第４ゲートパターンと電気的に接続するダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第４または第１ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。
【００１５】
上記第３単位セルは上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの左端部（Ｌｅｆｔ ｅｎｄ ｐｏｒｔｉｏｎ）または右端部に位置することができる。上記第３単位セル内の第１、第３及び第４活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第３及び第４活性領域、または上記第１、第２及び第４活性領域と電気的に接続する。
【００１６】
本発明の半導体装置は半導体基板の第１単位セル内に平行に順に位置する第１及び第２活性領域を含むことができる。上記第１及び第２活性領域は上記第１単位セルの第１端部（ｆｉｒｓｔ ｅｎｄ ｐｏｒｔｉｏｎｓ）と接触することができる。上記第１及び第２活性領域の間で上記第１及び第２活性領域に平行に順に位置する第３及び第４活性領域が配置される。上記第３及び第４活性領域は上記第１単位セルの上記第１端部から互いに対向して延長することができる。上記第１及び第２活性領域に直交しながら第１及び第２活性領域の上にそれぞれ位置する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは互いに対角線に対向することができる。上記第２及び第４活性領域に直交する第３ゲートパターンが配置される。上記第３ゲートパターンは上記第２及び第４活性領域上で上記第１ゲートパターンと同一直線の上に位置することができる。上記第１及び第３活性領域に直交する第４ゲートパターンが配置される。上記第４ゲートパターンは上記第１及び第３活性領域上で上記第２ゲートパターンと同一直線の上に位置することができる。上記第１及び第２ゲートパターンとそれぞれ接触する第１及び第２ダミーパターンが配置される。上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの間で上記第１端部に直交する第２端部とそれぞれ接触する。上記第１及び第２ダミーパターンと接触しながら直線（Ｓｔｒａｉｇｈｔ ｌｉｎｅ）をなす第１導電パターンが配置される。上記第１導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００１７】
選択された実施形態において、上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンと同一レベルに位置することができる。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線で延長される。
【００１８】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第２端部のうち１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００１９】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの上記第１端部のうちから選択された１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２０】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２１】
選択された実施形態において、上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの上に位置しながら上記第１及び第２ゲートパターンとそれぞれ接触される。上記第１及び第２ダミーパターンは上記第１及び第４ゲートパターンのうちから少なくとも１つの上に、上記第２及び第３ゲートパターンのうちから少なくとも１つの上に配置される。
【００２２】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第２端部のうちから選択された１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００２３】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルの鏡イメージを有しながら上記第１単位セルの上記第１端部のうちから選択された１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２４】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２５】
上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの間で上記半導体基板から上記第１から第４ゲートパターンの上面を向けて延長することができる。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの周辺で上記第１及び第２ゲートパターンの上面から突出される。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの上面に向けて延長して上記第１及び第２ゲートパターンとそれぞれ接触する。
【００２６】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第１端部のうち１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１及び第２単位セルの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００２７】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの上記第１端部のうち１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１及び第３単位セルの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２８】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２９】
本発明による半導体モジュールは、モジュール基板、及び少なくとも１つの半導体パッケージ構造物を含むことができる。上記少なくとも１つの半導体パッケージ構造物は上記モジュール基板と電気的に接続される。上記少なくとも１つの半導体パッケージ構造物は少なくとも１つの半導体装置を有することができる。上記少なくとも１つの半導体装置は半導体基板に半導体セル構造物を有することができる。上記半導体セル構造物は第１単位セル内に平行に順に配置される第１から第４活性領域を含むことができる。上記第１、第３及び第４活性領域に直交する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは上記第１、第３及び第４活性領域上で同一直線の上に位置することができる。上記第１及び第２ゲートパターンは上記第１活性領域の上に、上記第３及び第４活性領域の上にそれぞれ配置されることができる。上記第１及び第２ゲートパターンに平行に対向しながら上記第１、第２及び第４活性領域に直交する第３及び第４ゲートパターンが配置される。上記第３及び第４ゲートパターンは上記第１、第２及び第４活性領域上で同一直線の上に位置することができる。上記第３及び第４ゲートパターンは上記第１及び第２活性領域の上に、上記第４活性領域の上にそれぞれ配置されることができる。上記第１から第４ゲートパターンとの間に少なくとも位置するダミーパターンが配置される。上記ダミーパターンは第１及び第４ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状を有する導電パターンが配置される。上記導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００３０】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。
【００３１】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンと異なるレベルに位置しながら上記第１及び第４ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第１及び第３ゲートパターンのうちから少なくとも１つ、上記第２及び第４ゲートパターンのうちから少なくとも１つを部分的に覆うことができる。
【００３２】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンの間で上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンの周辺で上記第１及び第４ゲートパターンの上面から突出しながら上記第１及び第４ゲートパターンの上面に向けてそれぞれ延長することができる。
【００３３】
本発明による半導体モジュールでは、上記半導体モジュールは上記第１単位セルと電気的に接続する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの下端部または上端部に位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第４ゲートパターンと電気的に接続するダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第４または第１ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。
【００３４】
上記第３単位セルは上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの左端部または右端部に位置することができる。上記第３単位セル内の第１、第３及び第４活性領域、または第１、第２及び第４活性領域は上記第１及び第３単位セルの間の第２セル境界線で上記第１単位セル内の上記第１、第３及び第４活性領域、または上記第１、第２及び第４活性領域と電気的に接続される。
【発明の効果】
【００３５】
以上説明したように本発明によれば、下記のように従来技術と異なる構造有する半導体セル構造物を提供することができる。
【００３６】
上記半導体セル構造物は、従来技術に比べて、行及び列に沿って互いに突出しない単位セルを提供する。
【００３７】
上記半導体セル構造物は、単位セルの整列関係のため、単位セルの間の境界線の周辺に位置する活性領域の間の距離を従来技術に比べて小さくすることができる。
【００３８】
上記単位セル内の活性領域、ゲートパターン及びダミーパターンは対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。上記ダミーパターンは単位セルの間の境界線に位置することができる。上記ダミーパターンは単位セルの間の境界線の周辺でゲートパターンの一部と電気的に接続される。
【００３９】
上記単位セルの上に位置する導電パターンは、半導体構造物の行または列に沿って従来技術に比べて実質的に細くて長い形状（Ｓｕｂｓｔａｎｔｉａｌｌｙ ｅｌｏｎｇａｔｅ ｓｈａｐｅ）を有することができる。上記導電パターンは単位セルの間の境界線、及び／または単位セルの間の境界線の周辺でダミーパターンと電気的に接続される。上記導電パターンは単位セルの整列関係のため、対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。
【００４０】
上記半導体セル構造物は半導体装置及び半導体モジュールに配置される。上記半導体装置及び半導体モジュールは互いに突出しない単位セルを有する半導体セル構造物を設けて従来技術に比べて電気的特性を向上させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態による半導体セル構造物内の単位セルを示す回路図である。
【図２】図１の単位セルを複数個有する半導体セル構造物を示す概路図である。
【図３】図２の半導体セル構造物の配置を示す概略図である。
【図４】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図５】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図６】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図７】本発明の第２実施形態による半導体セル構造物の配置を示す概略図である。
【図８】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図９】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１０】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１１】本発明の第３実施形態による半導体セル構造物の配置を示す概略図である。
【図１２】図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１３】図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１４】本発明の第４実施形態による半導体モジュールを示す平面図である。
【図１５】本発明の第５実施形態によるプロセッサベースドシステムを示す平面図である。
【発明を実施するための形態】
【００４２】
本発明の実施形態を、添付図面を参照しながらより詳しく説明する。しかしながら、本発明は多様な形態として具体化されることができ、ここに説明される実施形態に限定されるものとして解釈されない。むしろ、実施形態は本発明をより徹底的に、完全となるものとさせ、当業者に本発明の領域を十分伝達することができる。たとえば「半導体基板」、「絶縁パターン」、「ゲートパターン」、「ダミーパターン」・・・などを指称する用語が多様な構成要素を記述するために用いられるが、上記の構成要素はこのような用語に限定されない。但し、このような用語は、ある構成要素から他の構成要素を区別するために用いられるだけである。ここで、用いられるように、「少なくとも１つ」を指称する用語は、１つ以上に関連を有しながら列挙される項目に対して類推可能なすべての組み合わせを含む。「選択された、上端部、下端部、右端部、左端部及び上に」などのように、特に相対的な用語は、選択された構成要素、他の構成要素とある形状との相対的な関係、または図示された形状を簡単に説明するために用いられる。ここにおいて、専門用語の使用は、特別な実施形態を説明するためであって発明を限定するのではない。
【００４３】
まず、本発明の実施形態による半導体セル構造物は、添付図面を参照してより詳しく説明する。
【００４４】
（第１実施形態）
図１は、本発明の第１実施形態による半導体セル構造物内の単位セルを示す回路図である。
図１に示すように、本発明の第１実施形態による単位セル１００は、ワードラインＷＬ、第１ビットラインＢＬ１および第２ビットラインＢ２の交差点との間に回路的に限定される。上記ワードラインＷＬは第１ビットラインＢＬ１および第２ビットラインＢ２と交差することができる。上記ワードラインＷＬ、第１ビットラインＢＬ１および第２ビットラインＢ２との間に第１から第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６が配置される。上記第１トランジスタＴ１のソースまたはドレイン領域は第１ビットラインＢＬ１と電気的に接続される。
【００４５】
上記第２トランジスタＴ２のソースまたはドレイン領域は第２ビットラインＢＬ２と電気的に接続される。上記第１及び第２トランジスタＴ１、Ｔ２は、Ｎ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とすることができる。上記第１及び第２トランジスタＴ１、Ｔ２間にフリップフロップ回路（Ｆｌｉｐｆｌｏｐ ｃｉｒｃｕｉｔ）が配置される。上記フリップフロップ回路は、第１及び第２電源Ｖｓｓ、Ｖｃｃとの間に配置される。上記フリップフロップ回路は、第１及び第２インバータ（Ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｉｎｖｅｒｔｅｒｓ）で構成される。
【００４６】
上記第１インバータは、第３及び第５トランジスタＴ３、Ｔ５を有することができる。上記第３及び第５トランジスタＴ３、Ｔ５の一端（Ｏｎｅ ｅｎｄｓ）は、第１インバータの出力端子（Ｏｕｔｐｕｔ ｎｏｄｅ）Ｎ１を介して第１トランジスタＴ１のドレインまたはソース領域と電気的に接続される。上記第３及び第５トランジスタＴ３、Ｔ５の他端（Ｔｈｅ ｏｔｈｅｒ ｅｎｄｓ）は、第１及び第２電源Ｖｓｓ、Ｖｃｃとそれぞれ接続される。上記第２インバータは第４及び６トランジスタＴ４、Ｔ６を有することができる。上記第４及び６トランジスタＴ４、Ｔ６の一端は、第２インバータの出力端子Ｎ２を介して第２トランジスタＴ２のドレインまたはソース領域と電気的に接続される。
【００４７】
上記第４及び６トランジスタＴ４、Ｔ６の他端は、第１及び第２電源Ｖｓｓ、Ｖｃｃとそれぞれ接続される。この場合、上記第１及び第２インバータの出力端子Ｎ１、Ｎ２は、第１及び第２インバータの入力端子（Ｉｎｐｕｔ ｎｏｄｅｓ）と電気的にそれぞれ接続される。上記第３及び第４トランジスタはＮ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴとすることができる。上記第５及び第６トランジスタはＰ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴとすることができる。
【００４８】
図２は、図１の単位セルを複数個有する半導体セル構造物を示す概路図（Ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）である。
図２に示すように、本発明の第１実施形態による半導体セル構造物７００は、行（Ｃｏｌｕｍｎｓ）及び列（Ｒｏｗｓ）に沿って二次元に配列させた第１から第６単位セル１００、２００、３００、４００、５００、６００を有することができる。上記第１から第３単位セル１００、２００、３００は、行及び選択された列（Ｓｅｌｅｃｔｅｄ ｒｏｗ）によって第１から第３占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３をそれぞれ有することができる。上記第２及び第３単位セル２００、３００は、第１単位セル１００と同一位相を有し半導体セル構造物７００に配置される。
【００４９】
上記第１単位セル１００の縦長さＢ１は第２及び第３単位セル２００、３００の縦長さＢ２、Ｂ３のそれぞれと同一大きさを有することができる。上記第４から第６単位セル４００、５００、６００は、行及び残り列（Ｔｈｅ ｒｅｍａｉｎｉｎｇ ｒｏｗ）によって第４から第６占有面積Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第４から第６単位セル４００、５００、６００のそれぞれは、選択された列に対して第１から第３単位セル１００、２００、３００の鏡像（Ｍｉｒｒｏｒ Ｉｍａｇｅ）関係の形状を有することができる。
【００５０】
上記第４単位セル４００の横長さＡ２は、第１単位セル１００の横長さＡ１と同一大きさを有することができる。この場合、上記第１及び第４単位セル１００、４００は、選択された列に沿って互いに突出せず、縦長さＢ１ほど十分に接触することができる。上記第２及び第５単位セル２００、５００、第３及び第６単位セル３００、６００は、残り列に沿って互いに突出せず、縦長さＢ２、Ｂ３ほど十分にそれぞれ接触することができる。
【００５１】
さらに、上記第１及び第４単位セル１００、４００は、行に沿って第２及び第５単位セル２００、５００から突出せず、横長さＡ１＋Ａ２ほど第２及び第５単位セル２００、５００と十分にそれぞれ接触することができる。上記第２及び第５単位セル２００、５００は、行に沿って第３及び第６単位セル３００、６００から突出せず、横長さＡ１＋Ａ２ほど第３及び第６単位セル３００、６００と十分にそれぞれ接触することができる。これにより、上記第１から第６単位セル１００、２００、３００、４００、５００、６００は行及び列に沿って互いに突出せず整列することができる。
【００５２】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、半導体セル構造物７００において行及び列に沿って繰り返し周期的に配置される。
【００５３】
＜第１の実施形態＞
図３は、図２の半導体セル構造物の配置を示す概略図である。この概略図では本発明の発明思想を忠実に開示するために半導体セル構造物を概略的に示す。
【００５４】
図３に示すように、本発明の第１実施形態による半導体セル構造物７００は図２の第１単位セル１００を含むことができる。上記第１単位セル１００は、半導体セル構造物７００で所定の占有面積Ａ１×Ｂ１を有することができる。上記第１単位セル１００はＳＲＡＭ用単位セル（Ｕｎｉｔ ｃｅｌｌ ｆｏｒ ＳＲＡＭ）を含むことができる。上記第１単位セル１００は互いに平行に順に位置する第１及び第２活性領域１４、１８を有することができる。上記第１及び第２活性領域１４、１８は第１単位セル１００の第１端部（ｆｉｒｓｔ ｅｎｄ ｐｏｒｔｉｏｎｓ）と接触することができる。
【００５５】
上記第１端部は横長さＡ１に平行に第１単位セル１００の右端部（Ｒｉｇｈｔ ｅｎｄ ｐｏｒｔｉｏｎ）及び左端部とすることができる。上記第１及び第２活性領域１４、１８との間に第３及び第４活性領域２４、２８が配置される。上記第３及び第４活性領域２４、２８は第１及び第２活性領域１４、１８に平行に順に配置される。上記第３及び第４活性領域２４、２８は、第１単位セル１００の第１端部から互いに対向して延長することができる。
【００５６】
上記第１活性領域１４の上に第１ゲートパターン３２が配置される。上記第１ゲートパターン３２は第１活性領域１４に直交する。上記第１活性領域１４及び第１ゲートパターン３２との間の交差点は図１の第１トランジスタＴ１のゲートＧ１を限定することができる。上記第２及び第４活性領域１８、２８の上に第２ゲートパターン３４が配置される。上記第２ゲートパターン３４は第２及び第４活性領域１８、２８に直交する。上記第２及び第４活性領域１８、２８と、第２ゲートパターン３４との間の交差点は図１の第４及び６トランジスタＴ４、Ｔ６のゲートＧ４、Ｇ６をそれぞれ限定することができる。
【００５７】
上記第２ゲートパターン３４は第１ゲートパターン３２と同一直線の上に配置される。上記第１及び第３活性領域１４、２４上に第３ゲートパターン３６が配置される。上記第３ゲートパターン３６は第１及び第３活性領域１４、２４に直交する。上記第１及び第３活性領域１４、２４と、第３ゲートパターン３６との間の交差点は図１の第３及び第５トランジスタＴ３、Ｔ５のゲートＧ３、Ｇ５をそれぞれ限定することができる。上記第２活性領域１８上に第４ゲートパターン３８が配置される。
【００５８】
上記第４ゲートパターン３８は第２活性領域１８に直交する。上記第２活性領域１８及び第４ゲートパターン３８との間の交差点は図１の第２トランジスタＴ２のゲートＧ２を限定することができる。上記第４ゲートパターン３８は第３ゲートパターン３６と同一直線上に配置される。上記第３及び第４ゲートパターン３６、３８は第１及び第２ゲートパターン３２、３４に対して平行に配置される。上記第１及び第４ゲートパターン３２、３８は互いに対角線に対向することができる。
【００５９】
上記第２及び第３ゲートパターン３４、３６は互いに平行に部分的に対向することができる。上記ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６は半導体セル構造物７００の駆動の間に第１から第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６において電荷の流れを制御することができる。上記第１ゲートパターン３２と接触する第１ダミーパターン４２、４４が配置される。上記第１ダミーパターン４２、４４は第１単位セル１００の周りに配置される。上記第４ゲートパターン３８と接触する第２ダミーパターン４６、４８が配置される。
【００６０】
上記第２ダミーパターン４６、４８は、第１ダミーパターン４２、４４と対向する第１単位セル１００の周りに配置される。上記第２ダミーパターン４６、４８は、第１ダミーパターン４２、４４に対して平行して対角線に延長される。上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第４ゲートパターン３２、３４、３６、３８間に第１端部に直交する第２端部にそれぞれ接触することができる。上記第２端部は第１単位セル１００の下端部（Ｌｏｗｅｒ ｅｎｄ ｐｏｒｔｉｏｎ）及び上端部とすることができる。上記第１単位セル１００の下部に、図２のように第２及び第３単位セル２００、３００が順に配置される。
【００６１】
上記第２及び第３単位セル２００、３００のそれぞれは第１単位セル１００と同一位相を有することができる。上記第２及び第３単位セル２００、３００は第１単位セル１００と同一構成要素を有することができる。上記第１単位セル１００の第２ダミーパターン４６、４８及び第２単位セル２００の第１ダミーパターン４２、４４は第１単位セル１００の第４ゲートパターン３８及び第２単位セル２００の第１ゲートパターン３２との間に配置される。上記第１単位セル１００の第２ダミーパターン４６、４８及び第２単位セル２００の第１ダミーパターン４２、４４は第１及び第２単位セル１００、２００との間の第１セルの境界線（Ｆｉｒｓｔ ｃｅｌｌ ｂｏｕｎｄａｒｙ ｌｉｎｅ）で第１方向Ｆ１に沿って対角線に接触することができる。
【００６２】
上記第２単位セル２００の第２ダミーパターン４６、４８及び第３単位セル３００の第１ダミーパターン４２、４４は、第２単位セル２００の第４ゲートパターン３８と第３単位セル３００の第１ゲートパターン３２との間に配置される。上記第２単位セル２００の第２ダミーパターン４６、４８及び第３単位セル３００の第１ダミーパターン４２、４４は第２及び第３単位セル２００、３００間の第１セル境界線で第１方向Ｆ１に沿って対角線で接触される。上記第１から第３単位セル１００、２００、３００は、第１セル境界線に沿って互いに突出せず、互いに完全に整列することができる。
【００６３】
この場合、上記第１及び第２単位セル１００、２００、または第２及び第３単位セル２００、３００は、第１セル境界線の周辺に位置する第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさを従来技術に比べて小さくすることができる。なぜなら、上記第１及び第２単位セル１００、２００、または第２及び第３単位セル２００、３００は第１セル境界線に沿って完全に整列しながら第１及び第２ダミーパターン４２、４４、４６、４８を第１から第４ゲートパターン３２、３４、３６、３８間に有するからである。
【００６４】
上記第１から第３単位セル１００、２００、３００は、図２と同様に、第１から第３単位セル１００、２００、３００と、第４から第６単位セル４００、５００、６００間の第２セル境界線で第４から第６単位セル４００、５００、６００とそれぞれ接触される。上記第４から第６単位セル４００、５００、６００は第２セル境界線を基準として第１から第３単位セル１００、２００、３００に対して鏡像関係の形状を有することができる。上記第４から第６単位セル４００、５００、６００は第１セル境界線に沿って互いに突出せず、互いに完全に整列することができる。
【００６５】
上記第４から第６単位セル４００、５００、６００のそれぞれは第１単位セル１００と同一構成要素を有することができる。上記第４単位セル４００の第１、第２及び第３活性領域１４、１８、２４は第１及び第４単位セル１００、４００間の第２セル境界線で第１単位セル１００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。上記第５単位セル５００の第１、第２及び第３活性領域１４、１８、２４は第２及び第５単位セル２００、５００間の第２セル境界線で第２単位セル２００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。
【００６６】
上記第６単位セル６００の第１、第２及び第３活性領域１４、１８、２４は第３及び第６単位セル３００、６００間の第２セル境界線で第３単位セル３００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。上記第４単位セル４００の第２ダミーパターン４６、４８及び第５単位セル５００の第１ダミーパターン４２、４４は、第４及び５単位セル４００、５００間の第１セル境界線で第２方向Ｆ２に沿って対角線で接触される。上記第５単位セル５００の第２ダミーパターン４６、４８及び第６単位セル６００の第１ダミーパターン４２、４４は、第５及び第６単位セル５００、６００間の第１セル境界線で第２方向Ｆ２に沿って対角線で接触される。
【００６７】
上記第１及び第２方向Ｆ１、Ｆ２の対角線は、第１及び第４単位セル１００、４００、または第２及び第５単位セル２００、５００の第４ゲートパターン３８から延長して互いに実質的に離れる軌跡（ｌｏｃｕｃｉ）をそれぞれ有することができる。上記第４及び５単位セル４００、５００、または第５及び第６単位セル５００、６００は、第１セル境界線の周辺に位置する第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさを従来技術に比べて小さくすることができる。上記第４から第６単位セル４００、５００、６００は、第１から第３単位セル１００、２００、３００と共に、行及び列に沿って半導体セル構造物７００で繰り返し周期的に配置される。
【００６８】
上記第１から第４活性領域１４、１８、２４、２８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１から第４ゲートパターン３２、３４、３６、３８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。
【００６９】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００上に第１及び第２導電パターン９４、９８が配置される。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は、第１から第３単位セル１００、２００、３００の第１から第４ゲートパターン３２、３４、３６、３８間に配置される。上記第１導電パターン９４は実質的に細くて長い形状を含むことができる。上記第１導電パターン９４は直線とすることができる。
【００７０】
上記第１導電パターン９４は第１及び第２単位セル１００、２００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第１及び第２単位セル１００、２００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。上記第１導電パターン９４は第２及び第３単位セル２００、３００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第２及び第３単位セル２００、３００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。
【００７１】
上記第２導電パターン９８は、第１導電パターン９４に平行に第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は、第４から第６単位セル４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８間に配置される。上記第２導電パターン９８は実質的に細くて長い形状を含むことができる。上記第２導電パターン９８は直線とすることができる。上記第２導電パターン９８は第４及び５単位セル４００、５００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第４及び５単位セル４００、５００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。
【００７２】
上記第２導電パターン９８は、第５及び第６単位セル５００、６００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第５及び第６単位セル５００、６００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの接続ホール８５は、第１または第２ダミーパターン４２または４４、及び第１または第２ダミーパターン４２または４４の周辺領域を露出させる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの接続ホール８５は第１または第２ダミーパターン４２または４４だけを露出させることができる。
【００７３】
上記第１及び第２導電パターン９４、９８の幅は、第１から第６単位セル１００、２００、３００、４００、５００、６００の第１及び第３ゲートパターン３２、３６、第２及び第３ゲートパターン３４、３６、及び第２及び第４ゲートパターン３４、３８間の間隔Ｓ２に比べて小さい。上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００と共に、行及び列に沿って半導体セル構造物７００で周期的であり、繰り返し配置される。上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００上で従来技術に比べて電気抵抗を小さくすることができる。
【００７４】
なぜなら、上記第１及び第２導電パターン９４、９８は、従来技術のジグザグ形状の代りに細くて長い形状を有するからである。さらに、上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係によって対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２導電パターン９４、９８は図１のワードラインＷＬとすることができる。
【００７５】
図４から図６は、図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
図４に示すように、実施形態において、半導体基板４上に不活性領域８を形成することができる。上記半導体基板４は、単結晶シリコン、多結晶シリコン、及び／または他の物質を含むことができる。上記不活性領域８は、少なくとも１つの絶縁物質を含むことができる。上記不活性領域８は活性領域１４、１８、２８を限定するように形成することができる。上記不活性領域８は図３の活性領域２４を限定するように形成することができる。上記不活性領域８及び活性領域１４、１８、２８上に絶縁パターン３０を形成することができる。上記絶縁パターン３０は半導体基板４を露出したり露出しなかったりすることができる。
【００７６】
上記絶縁パターン３０は、半導体基板４及び／または不活性領域８と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８を形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに所定間隔Ｓ２だけ離れ、離隔するように形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８は不純物イオンを有するポリシリコンを含むことができる。上記第１から第４ゲートパターン３２、３４、３６、３８のそれぞれはドーピングされたポリシリコンと異なる導電物質を含むことができる。
【００７７】
上記第１から第４ゲートパターン３２、３４、３６、３８のそれぞれは順に積層された導電物質及び絶縁物質を含むことができる。上記第１及び第４ゲートパターン３２、３８間に第１及び第２ダミーパターン４２、４４、４６、４８が形成されることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１から第４ゲートパターン３２、３４、３６、３８と同一レベルに形成されることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１から第４ゲートパターン３２、３４、３６、３８と同一物質や他の物質を含むことができる。上記第１及び第２ダミーパターン４２、４４、４６、４８はセルダミーパターン（ＣＤＰ；Ｃｅｌｌ ｄｕｍｍｙ ｐａｔｔｅｒｎ）を構成することができる。
【００７８】
図５に示すように、実施形態において、上記絶縁パターン３０、及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記スペーサ５５が半導体基板４を露出させない場合に、上記スペーサ５５は第１から第４ゲートパターン３２、３４、３６、３８の側壁だけに形成されることができる。上記スペーサ５５は第１から第４ゲートパターン３２、３４、３６、３８と異なるエッチング率を有する絶縁物質を含むことができる。上記第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５を覆うように半導体基板４上に保護膜８０を形成することができる。
【００７９】
上記保護膜８０は、半導体基板４、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５は、セルダミーパターンＣＤＰを露出させるように形成されることができる。この場合、上記接続ホール８５は、図３のように形成されるので、セルダミーパターンＣＤＰ及び保護膜８０、またはセルダミーパターンＣＤＰ、保護膜８０及び不活性領域８を露出することができる。
【００８０】
図６に示すように、実施形態において、上記接続ホール８０に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８０を埋め込みながら保護膜８０上に形成することができる。上記第１導電パターン９４は図３の第２導電パターン９８と共に半導体基板４上に同時に形成することができる。上記第１導電パターン９４は少なくとも１つの導電物質を含むことができる。上記第１導電パターン９４は半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含まれる。
【００８１】
（第２実施形態）
図７は本発明による第２実施形態における半導体セル構造物の配置を示す概略図である。図７は、図３と同一部材については同一符号を有する。
図７に示すように、実施形態による半導体セル構造物７００は図２の第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、半導体セル構造物７００内に所定の占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３、Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００と殆ど同一構成要素を有することができる。
【００８２】
この場合、上記第１から第３単位セル１００、２００、３００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は第１から第３単位セル１００、２００、３００に対して鏡像関係の形状を有することができる。しかし、上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン７２、７４は図３の第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン４２、４４、４６、４８と異なる形状を有することができる。
【００８３】
上記第１単位セル１００の第１ダミーパターン７２は第１単位セル１００の周りに配置される。上記第１単位セル１００の第１ダミーパターン７２は第１ゲートパターン３２を部分的に覆いながら第３ゲートパターン３６上に位置したり位置しなかったりすることができる。上記第１単位セル１００の第１ダミーパターン７２は貫通ホール６４を介して第１ゲートパターン３２と電気的に接続される。上記第１単位セル１００の第２ダミーパターン７４は第１ダミーパターン７２と対向する第１単位セル１００の周りに配置される。上記第１単位セル１００の第２ダミーパターン７４は、第４ゲートパターン３８を部分的に覆いながら第２ゲートパターン３４上に位置したり位置しなかったりすることができる。上記第１単位セル１００の第１及び第２ダミーパターン７２、７４は互いに平行に配置される。
【００８４】
上記第１単位セル１００の第２ダミーパターン７４は貫通ホール６４を介して第４ゲートパターン３８と電気的に接続される。上記第１単位セル１００の第１及び第２ダミーパターン７２、７４は、第１単位セル１００の第１端部を介して図３の第１単位セル１００の第１及び第２ダミーパターン４２、４４、４６、４８に比べてより大きく露出することができる。上記第１及び第２ダミーパターン７２、７４は、貫通ホール６４と共に第２から第６単位セル２００、３００、４００、５００、６００のそれぞれに第１単位セル１００と同一配置することができる。上記第１単位セル１００の第２ダミーパターン７４は、第１及び第２単位セル１００、２００間の第１セル境界線で第２単位セル２００の第１ダミーパターン７２と接触することができる。
【００８５】
上記第１単位セル１００の第４ゲートパターン３８上に位置する貫通ホール６４は、第２単位セル２００の第１ゲートパターン３２上に位置する貫通ホール６４と第１方向Ｆ１に沿って対向することができる。上記第２単位セル２００の第２ダミーパターン７４は、第２及び第３単位セル２００、３００間の第１境界線で第３単位セル３００の第１ダミーパターン７２と接触することができる。上記第２単位セル２００の第４ゲートパターン３８上に位置する貫通ホール６４は、第３単位セル３００の第１ゲートパターン３２上に位置する貫通ホール６４と第１方向Ｆ１に沿って対向することができる。
【００８６】
上記第４単位セル４００の第２ダミーパターン７４は、第４及び５単位セル４００、５００間の第１セル境界線で第５単位セル５００の第１ダミーパターン７２と接触することができる。上記第４単位セル４００の第４ゲートパターン３８上に位置する貫通ホール６４は、第５単位セル５００の第１ゲートパターン３２上に位置する貫通ホール６４と第２方向Ｆ２に沿って対向することができる。上記第５単位セル５００の第２ダミーパターン７４は、第５及び第６単位セル５００、６００間の第１セル境界線で第６単位セル６００の第１ダミーパターン７２と接触することができる。
【００８７】
上記第５単位セル５００の第４ゲートパターン３８上に位置する貫通ホール６４は、第６単位セル６００の第１ゲートパターン３２上に位置する貫通ホール６４と第２方向Ｆ２に沿って対向することができる。上記第１及び第２ダミーパターン７２、７４は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２ダミーパターン７２、７４が第１から第４ゲートパターン３２、３４、３６、３８上に位置するため、上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第４ゲートパターン３２、３８間の間隔Ｓ３の大きさは第１から第４ゲートパターン３２、３４、３６、３８間の間隔Ｓ４に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。
【００８８】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさは従来技術に比べてさらに減少することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１及び第２導電パターン９４、９８は有することができる。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は接続ホール８５を介して第１から第３単位セル１００、２００、３００の第１及び第２ダミーパターン７２、７４と電気的に接続される。
【００８９】
上記第２導電パターン９８は第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は接続ホール８５を介して第４から第６単位セル４００、５００、６００の第１及び第２ダミーパターン７２、７４と電気的に接続される。上記第１及び第２導電パターン９４、９８のそれぞれは、図３のように第１から第６単位セル１００、２００、３００、４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８に対して同一配置構造を有することができる。
【００９０】
図８から１０は、図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。図８から図１０は、図４から図６と同一部材について同一符号を用いることができる。
図８に示すように、実施形態において、半導体基板４を準備することができる。上記半導体基板４上に不活性領域８及び活性領域１４、１８、２８を形成することができる。上記半導体基板４上に絶縁パターン３０を形成することができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８をそれぞれ形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに平行に対向するように所定間隔Ｓ２の大きさだけ離れることができる。上記第１及び第４ゲートパターン３２、３８は互いに対角線で対向するように所定間隔Ｓ３の大きさだけ離れることができる。
【００９１】
図９に示すように、実施形態において、上記絶縁パターン３０及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５を覆うように半導体基板４上に絶縁膜６０を形成することができる。上記絶縁膜６０は、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜６０に貫通ホール６４を形成することができる。上記貫通ホール６４は、第１及び第４ゲートパターン３２、３８を露出させるように形成することができる。
【００９２】
上記貫通ホール６４に、第１及び第２ダミーパターン７２、７４をそれぞれ形成することができる。上記第１及び第２ダミーパターン７２、７４は貫通ホール６４を埋め込みながら絶縁膜６０上に形成することができる。上記第１及び第２ダミーパターン７２、７４は貫通ホール６４の間の絶縁膜６０上で互いに接触するように形成することができる。上記第１及び第２ダミーパターン７２、７４は、第１から第４ゲートパターン３２、３４、３６、３８と同一物質または他の物質を含むことができる。上記第１及び第２ダミーパターン７２、７４はセルダミーパターンＣＤＰを構成することができる。
【００９３】
図１０に示すように、第２実施形態では、上記第１及び第２ダミーパターン７２、７４を覆うように絶縁膜６０上に保護膜８０を形成することができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５はセルダミーパターンＣＤＰを露出させるように形成することができる。上記接続ホール８５に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８５を埋め込みながら絶縁膜８０上に形成することができる。上記第１導電パターン９４は、半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含むことができる。
【００９４】
（第３実施形態）
図１１は本発明の第３実施形態における半導体セル構造物の配置を示す概略図である。図１１は図３と同一部材について同一符号を用いる。
図１１に示すように、実施形態による半導体セル構造物７００は、図２の第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は半導体セル構造物７００内で所定の占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３、Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００と殆ど同一構成要素を有することができる。
【００９５】
この場合、上記第１から第３単位セル１００、２００、３００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は第１から第３単位セル１００、２００、３００に対して鏡像関係を有することができる。しかし、上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン７６、７８は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン４２、４４、４６、４８と異なる形状を有することができる。
【００９６】
上記第１単位セル１００の第１ダミーパターン７６は第１単位セル１００の周りに配置される。上記第１単位セル１００の第１ダミーパターン７６は、第１ゲートパターン３２を部分的に覆いながら第３ゲートパターン３６上に位置しないこともある。上記第１単位セル１００の第１ダミーパターン７６は貫通ホール６８を介して第１ゲートパターン３２と電気的に接続される。上記貫通ホール６８は第１ゲートパターン３２を露出させながら第１ダミーパターン７６をモールディングすることができる。上記第１単位セル１００の第２ダミーパターン７８は第１ダミーパターン７６と対向する第１単位セル１００の周りに配置される。上記第１単位セル１００の第２ダミーパターン７８は第４ゲートパターン３８を部分的に覆いながら第２ゲートパターン３４上に位置しないこともある。
【００９７】
上記第１単位セル１００の第１及び第２ダミーパターン７６、７８は互いに平行に位置することができる。上記第１単位セル１００の第２ダミーパターン７８は貫通ホール６８を介して第４ゲートパターン３８と電気的に接続される。上記貫通ホール６８は第４ゲートパターン３８を露出しながら第２ダミーパターン７８をモールディングすることができる。上記第１単位セル１００の第１及び第２ダミーパターン７６、７８は、第１単位セル１００の第１端部を介して図３の第１単位セル１００の第１及び第２ダミーパターン４２、４４、４６、４８に比べてさらに大きく露出することができる。
【００９８】
上記第１及び第２ダミーパターン７６、７８は、第２から第６単位セル２００、３００、４００、５００、６００のそれぞれに第１単位セル１００と同様に配置することができる。上記第１単位セル１００の第２ダミーパターン７８は、第１及び第２単位セル１００、２００間の第１セル境界線で第２単位セル２００の第１ダミーパターン７６と接触することができる。上記第１単位セル１００の第４ゲートパターン３８から延長する貫通ホール６８は、第２単位セル２００の第１ゲートパターン３２から延長する貫通ホール６８と第１方向Ｆ１に沿って対向することができる。
【００９９】
上記第２単位セル２００の第２ダミーパターン７８は、第２及び第３単位セル２００、３００間の第１セル境界線で第３単位セル３００の第１ダミーパターン７６と接触することができる。上記第２単位セル２００の第４ゲートパターン３８から延長する貫通ホール６８は、第３単位セル３００の第１ゲートパターン３２から延長する貫通ホール６８と第１方向Ｆ１に沿って対向することができる。上記第４単位セル４００の第２ダミーパターン７８は、第４及び５単位セル４００、５００間の第１セル境界線で第５単位セル５００の第１ダミーパターン７６と接触することができる。
【０１００】
上記第４単位セル４００の第４ゲートパターン３８から延長する貫通ホール６８は、第５単位セル５００の第１ゲートパターン３２から延長する貫通ホール６８と第２方向Ｆ２に沿って対向することができる。上記第５単位セル５００の第２ダミーパターン７８は、第５及び第６単位セル５００、６００間の第１セル境界線で第６単位セル６００の第１ダミーパターン７６と接触することができる。上記第５単位セル５００の第４ゲートパターン３８から延長する貫通ホール６８は、第６単位セル６００の第１ゲートパターン３２から延長する貫通ホール６８と第２方向Ｆ２に沿って対向することができる。
【０１０１】
上記第１及び第２ダミーパターン７６、７８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１または第２ダミーパターン７６または７８が貫通ホール６８にモールディングされるため、上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第４ゲートパターン３２、３８間の間隔Ｓ３の大きさは、第１から第４ゲートパターン３２、３４、３６、３８間の間隔Ｓ４に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。
【０１０２】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさは従来技術に比べてさらに減少することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、第１及び第２導電パターン９４、９８は有することができる。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は接続ホール８５を介して第１から第３単位セル１００、２００、３００の第１及び第２ダミーパターン７６、７８と電気的に接続される。
【０１０３】
上記第２導電パターン９８は第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は、接続ホール８５を介して第４から第６単位セル４００、５００、６００の第１及び第２ダミーパターン７６、７８と電気的に接続される。上記第１及び第２導電パターン９４、９８のそれぞれは、図３のように第１から第６単位セル１００、２００、３００、４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８に対して同一配置構造を有することができる。
【０１０４】
図１２及び１３は、図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。図１２及び１３は、図４から図６と同一部材について同一参照符号を用いる。
図１２に示すように、実施形態において、半導体基板４を準備することができる。上記半導体基板４上に不活性領域８及び活性領域１４、１８、２８を形成することができる。上記半導体基板４上に絶縁パターン３０を形成することができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８をそれぞれ形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに平行に対向するように所定間隔Ｓ２の大きさだけ離れる ことができる。上記第１及び第４ゲートパターン３２、３８は互いに対角線で対向するように所定間隔Ｓ３の大きさだけ離れることができる。
【０１０５】
上記絶縁パターン３０及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８及びスペーサ５５を覆うように半導体基板４上に絶縁膜６０を形成することができる。上記絶縁膜６０は、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜６０に貫通ホール６８を形成することができる。上記貫通ホール６８は、不活性領域８、第１及び第４ゲートパターン３２、３４、３６、３８及びスペーサ５５を露出させるように形成することができる。
【０１０６】
上記貫通ホール６８に、第１及び第２ダミーパターン７６、７８を形成することができる。上記第１及び第２ダミーパターン７６、７８は、貫通ホール６８を埋め込みながら貫通ホール６４で互いに接触するように形成することができる。このために、上記第１及び第２ダミーパターン７６、７８は第１から第４ゲートパターン３２、３４、３６、３８の間で半導体基板４の上面から第１から第４ゲートパターン３２、３４、３６、３８の上面を向けて延長することができる。上記第１及び第２ダミーパターン７６、７８は、第１及び第４ゲートパターン３２、３８の周辺で第１及び第４ゲートパターン３２、３８の上面から突出する。
【０１０７】
さらに、上記第１及び第２ダミーパターン７６、７８は、第１及び第４ゲートパターン３２、３８の周辺から第１及び第４ゲートパターン３２、３８の上面に向けて延出して第１及び第４ゲートパターン３２、３８とそれぞれ接触する。上記第１及び第２ダミーパターン７６、７８の上面は絶縁膜６０の上面と実質的に同一面を有することができる。上記第１及び第２ダミーパターン７６、７８は絶縁膜６０の上面から突出して貫通ホール６８の周辺で延長することができる。上記第１及び第２ダミーパターン７６、７８は、第１から第４ゲートパターン３２、３４、３６、３８と同一物質や他の物質を含むことができる。上記第１及び第２ダミーパターン７６、７８はセルダミーパターンＣＤＰを構成することができる。
【０１０８】
図１３に示すように、第３実施形態では、上記第１及び第２ダミーパターン７６、７８を覆うように絶縁膜６０上に保護膜８０を形成することができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５はセルダミーパターンＣＤＰを露出させるように形成することができる。上記接続ホール８５に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８５を埋め込みながら絶縁膜８０上に形成することができる。上記第１導電パターン９４は、半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含むことができる。
【０１０９】
（第４実施形態）
図１４は本発明の第４実施形態による半導体モジュールを示す平面図である。
図１４に示すように、本発明の第４実施形態による半導体モジュール７２０はモジュール基板７１０を含むことができる。上記モジュール基板７１０は、印刷回路基板、または電気回路を含むプレート（Ｐｌａｔｅ）とすることができる。上記モジュール基板７１０は、図示しない内部回路、図示しない電気パッド及びコネクタ７１９を含むことができる。上記内部回路は電気パッド及びコネクタ７１９と電気的に接続される。上記モジュール基板７１０上に半導体パッケージ構造物（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ Ｓｔｒｕｃｔｕｒｅ）、７０８、及び少なくとも１つの抵抗体７１３が配置される。
【０１１０】
上記モジュール基板７１０上に半導体パッケージ構造物７０８、少なくとも１つの抵抗体７１３、及び少なくとも１つのコンデンサ７１６が配置される。上記半導体パッケージ構造物７０８は少なくとも１つの抵抗体７１３及び／または少なくとも１つのコンデンサ７１６と共に電気パッドと電気的に接続される。上記半導体パッケージ構造物７０８のそれぞれは半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ）７０４を少なくとも１つ含むことができる。上記半導体装置７０４は、図３、図７または図１１の半導体セル構造物７００を少なくとも１つ有することができる。
【０１１１】
上記半導体セル構造物７００は、第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第３単位セル１００、２００、３００は、第４から第６単位セル４００、５００、６００に対して図３、図７または図１１と同じく、他の位相を有することができる。上記第１単位セル１００は、第１から第４活性領域１４、１８、２４、２８、第１から第４ゲートパターン３２、３４、３６、３８を有することができる。上記第１から第４ゲートパターン３２、３４、３６、３８は第１から第４活性領域１４、１８、２４、２８上に位置して図３、図７または図１１と同一配置構造を有することができる。
【０１１２】
上記第２から第６単位セル２００、３００、４００、５００、６００は、第１単位セル１００と同一構成要素を有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１及び第２ダミーパターン４２、４４、４６、４８、図７の第１及び第２ダミーパターン７２、７４または図１１の第１及び第２ダミーパターン７６、７８を有することができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１及び第２単位セル１００、２００との間、第２及び第３単位セル２００、３００との間、第４及び５単位セル４００、５００との間、第５及び第６単位セル５００、６００との間に位置することができる。
【０１１３】
上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第６単位セル１００、２００、３００、４００、５００、６００を電気的に接続することができる。図７の第１及び第２ダミーパターン７２、７４または図１１の第１及び第２ダミーパターン７６、７８も第１から第６単位セル１００、２００、３００、４００、５００、６００で第１及び第２ダミーパターン４２、４４、４６、４８と同じ役割をすることができる。これにより、上記半導体モジュール７２０は従来技術に比べて向上した電気的特性を有することができる。上記半導体モジュール７２０は、モジュール基板７１０のコネクタ７１９を介して図１５のプロセッサベースドシステム（Ｐｒｏｃｅｓｓｏｒ−ｂａｓｅｄ ｓｙｓｔｅｍ）７６０と電気的に接続される。
【０１１４】
（第５実施形態）
図１５は、本発明の第５実施形態によるプロセッサベースドシステムを示す平面図である。
図１５に示すように、本発明の実施形態によるプロセッサベースドシステム７６０は少なくとも１つの図示しないシステムボードを含むことができる。上記少なくとも１つのシステムボードは少なくとも１つのバスライン７５５を有することができる。上記少なくとも１つのバスライン７５５上に第１モジュール装置（Ｆｉｒｓｔ Ｍｏｄｕｌｅ Ｕｎｉｔ）が配置される。上記第１モジュール装置は少なくとも１つのバスライン７５５と電気的に接続される。
【０１１５】
上記第１モジュール装置は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）７３３、フロッピィーディスクドライブ（Ｆｌｏｐｐｙ（登録商標） Ｄｉｓｋ Ｄｒｉｖｅ）７３６及びコンパクトディスクＲＯＭドライブ（Ｃｏｍｐａｃｋ Ｄｉｓｋ ＲＯＭ Ｄｒｉｖｅ）７３９で構成される。さらに、上記少なくとも１つのバスライン７５５上に第２モジュール装置が配置される。上記第２モジュール装置は少なくとも１つのバスライン７５５と電気的に接続される。
【０１１６】
上記第２モジュール装置は、第１入／出力装置（Ｆｉｒｓｔ Ｉ／Ｏ Ｄｅｖｉｃｅ）７４２、第２入／出力装置（Ｓｅｃｏｎｄ Ｉ／Ｏ Ｄｅｖｉｃｅ）７４４、ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ Ｍｅｍｏｒｙ）７４６及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７４８で構成される。上記ＲＡＭ７４８は、本発明の実施形態による図１４の半導体モジュール７２０、または単独で図３、図７または図１１の半導体セル構造物７００を含むことができる。
【０１１７】
上記第１または第２モジュール装置はＲＡＭ７４８の以外に、図１４の半導体モジュール７２０、または単独で図３、図７または図１１の半導体セル構造物７００を含むことができる。これにより、上記プロセッサベースドシステム７６０は、従来技術に比べて向上した電気的特性を有することができる。上記プロセッサベースドシステム７６０は、コンピュータシステム（Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ）、プロセス調節システム（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍ）、またはこれとは異なるシステムを含むことができる。
【符号の説明】
【０１１８】
１４、１８、２４、２８ ・・・活性領域、
３２、３４、３６、３８ ・・・ゲートパターン、
４２、４４、４６、４８、７２、７４、７６、７８・・ダミーパターン、
９４、９８ ・・・導電パターン、
１００、２００、３００、４００、５００、６００・・単位セル、
７００ ・・・半導体セル構造物、
７２０ ・・・半導体モジュール、
７６０ ・・・プロセッサベースドシステム。
【技術分野】
【０００１】
本発明は、半導体セル構造物、上記半導体セル構造物を含む半導体装置、及び上記半導体装置を含む半導体モジュール（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ、Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ Ｃｏｍｐｒｉｓｉｎｇ Ｔｈｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｃｅｌｌ Ｓｔｒｕｃｔｕｒｅ、Ａｎｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｏｄｕｌｅ Ｃｏｍｐｒｉｓｉｎｇ Ｔｈｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ）に関する。
【背景技術】
【０００２】
最近、半導体装置、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）はデザインルールの縮小に対応できるように、半導体セル構造物を高集積化して製造されている。上記半導体セル構造物のそれぞれは単位セルを有することができる。上記単位セルのそれぞれはトランジスタを有することができる。上記トランジスタは半導体装置の縮小により選択された１つの単位セルの面積を最大限活用するように配置される。
【０００３】
この場合、上記半導体セル構造物のそれぞれはトランジスタの回路的なパフォーマンスを極大化するために単位セルをジグザグに配列させることができる。上記選択された１つの単位セルは、隣り合う単位セルから平面的に突出される。これを介して、上記選択された１つの単位セル内トランジスタの構成要素の間の距離はデザインルールの縮小以前より離れることができる。上記選択された１つの単位セル内のトランジスタの構成要素は隣り合う単位セル内のトランジスタの構成要素間の距離はデザインルールの縮小以前と比べて離れることになる。
【０００４】
上記単位セル内の構成要素は、単位セルのジグザグ配列状態のために半導体フォトマスクのマスクパターンから確保できるパターンの忠実度を十分有することができない可能性もある。上記半導体セル構造物の上に共通的に位置する導電パターンは、単位セルのジグザグの配列状態によってジグザグに形成される。上記導電パターンは、デザインルール縮小以前と比べて電気抵抗を大きく有することができる。さらに、上記半導体装置は半導体構造物内のジグザグに配置された単位セルを有し、半導体モジュール及びプロセッサベースドシステム（Ｐｒｏｃｅｓｓｏｒ−ｂａｓｅｄ ｓｙｓｔｅｍ）に配置される。
【０００５】
上記半導体モジュール及びプロセッサベースドシステムの電気的特性は半導体構造物内のジグザグに配置された単位セルによって劣化される場合がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第７３２７５９１Ｂ２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
これの従来技術の問題を解決するため、本発明は所定の整列関係を有する単位セルを含む半導体セル構造物を提供することにある。
【０００８】
本発明は半導体セル構造物内の所定の整列関係を有する単位セルを利用して電気的特性を向上させるのに好適な半導体装置及び半導体モジュールを提供することにある。
【課題を解決するための手段】
【０００９】
上記技術的課題を解決するために、本発明は単位セルを行及び列に沿って互いに突出しないように整列させて単位セルの上に細くて長い形状の導電パターンを含む半導体セル構造物、半導体装置及び半導体モジュールを提供することができる。
【００１０】
本発明の半導体セル構造物は、第１単位セル内に平行に順に配置される第１から第４活性領域を含むことができる。上記第１、第３及び第４活性領域に直交する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは上記第１、第３及び第４活性領域の上に同一直線の上に位置することができる。上記第１及び第２ゲートパターンは上記第１活性領域の上に、上記第３及び第４活性領域の上にそれぞれ配置される。上記第１及び第２ゲートパターンに平行に対向しながら上記第１、第２及び第４活性領域に直交する第３及び第４ゲートパターンが配置される。上記第３及び第４ゲートパターンは上記第１、第２及び第４活性領域の上に同一直線の上に位置することができる。上記第３及び第４ゲートパターンは上記第１及び第２活性領域の上に、上記第４活性領域の上にそれぞれ配置されることができる。上記第１から第４ゲートパターンとの間に少なくともダミーパターンが配置される。上記ダミーパターンは第１及び第４ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状（Ｓｕｂｓｔａｎｔｉａｌｌｙ ｅｌｏｎｇａｔｅ ｓｈａｐｅ）を有する導電パターンを含むことができる。上記導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００１１】
本発明の半導体セル構造物では、上記ダミーパターンの上面は上記第１から第４ゲートパターンの上面と同じ高さに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。
【００１２】
本発明の半導体セル構造物では、上記ダミーパターンは上記第１から第４ゲートパターンと異なるレベルに位置しながら上記第１及び第４ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第１及び第３ゲートパターンのうちから少なくとも１つ、上記第２及び第４ゲートパターンのうちから少なくとも１つを部分的に覆うことができる。
【００１３】
本発明の半導体セル構造物では、上記ダミーパターンは上記第１から第４ゲートパターンの間で上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンの周辺で上記第１及び第４ゲートパターンの上面から突出しながら上記第１及び第４ゲートパターンの上面に向けてそれぞれ延長することができる。
【００１４】
本発明の半導体セル構造物では、上記半導体セル構造物は上記第１単位セルと電気的に接続する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの下端部（Ｌｏｗｅｒ ｅｎｄ ｐｏｒｔｉｏｎ）または上端部に位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第４ゲートパターンと電気的に接続するダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第４または第１ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。
【００１５】
上記第３単位セルは上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの左端部（Ｌｅｆｔ ｅｎｄ ｐｏｒｔｉｏｎ）または右端部に位置することができる。上記第３単位セル内の第１、第３及び第４活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第３及び第４活性領域、または上記第１、第２及び第４活性領域と電気的に接続する。
【００１６】
本発明の半導体装置は半導体基板の第１単位セル内に平行に順に位置する第１及び第２活性領域を含むことができる。上記第１及び第２活性領域は上記第１単位セルの第１端部（ｆｉｒｓｔ ｅｎｄ ｐｏｒｔｉｏｎｓ）と接触することができる。上記第１及び第２活性領域の間で上記第１及び第２活性領域に平行に順に位置する第３及び第４活性領域が配置される。上記第３及び第４活性領域は上記第１単位セルの上記第１端部から互いに対向して延長することができる。上記第１及び第２活性領域に直交しながら第１及び第２活性領域の上にそれぞれ位置する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは互いに対角線に対向することができる。上記第２及び第４活性領域に直交する第３ゲートパターンが配置される。上記第３ゲートパターンは上記第２及び第４活性領域上で上記第１ゲートパターンと同一直線の上に位置することができる。上記第１及び第３活性領域に直交する第４ゲートパターンが配置される。上記第４ゲートパターンは上記第１及び第３活性領域上で上記第２ゲートパターンと同一直線の上に位置することができる。上記第１及び第２ゲートパターンとそれぞれ接触する第１及び第２ダミーパターンが配置される。上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの間で上記第１端部に直交する第２端部とそれぞれ接触する。上記第１及び第２ダミーパターンと接触しながら直線（Ｓｔｒａｉｇｈｔ ｌｉｎｅ）をなす第１導電パターンが配置される。上記第１導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００１７】
選択された実施形態において、上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンと同一レベルに位置することができる。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線で延長される。
【００１８】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第２端部のうち１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００１９】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの上記第１端部のうちから選択された１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２０】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２１】
選択された実施形態において、上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの上に位置しながら上記第１及び第２ゲートパターンとそれぞれ接触される。上記第１及び第２ダミーパターンは上記第１及び第４ゲートパターンのうちから少なくとも１つの上に、上記第２及び第３ゲートパターンのうちから少なくとも１つの上に配置される。
【００２２】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第２端部のうちから選択された１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００２３】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルの鏡イメージを有しながら上記第１単位セルの上記第１端部のうちから選択された１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１単位セルと第３単位セルとの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２４】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２５】
上記第１及び第２ダミーパターンは上記第１から第４ゲートパターンの間で上記半導体基板から上記第１から第４ゲートパターンの上面を向けて延長することができる。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの周辺で上記第１及び第２ゲートパターンの上面から突出される。上記第１及び第２ダミーパターンは上記第１及び第２ゲートパターンの上面に向けて延長して上記第１及び第２ゲートパターンとそれぞれ接触する。
【００２６】
上記半導体装置は上記第１単位セルと接触する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの上記第１端部のうち１つに位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第２ゲートパターンと接触する第１または第２ダミーパターンは上記第１及び第２単位セルの間の第１セル境界線で上記第１単位セルの上記第２または第１ゲートパターンと接触する上記第２または第１ダミーパターンと接触することができる。
【００２７】
上記第３単位セルは上記第１単位セルの上記第１端部に対して上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの上記第１端部のうち１つに位置することができる。上記第３単位セル内の第１、第２及び第３活性領域、または第１、第２及び第４活性領域は上記第１及び第３単位セルの間の第２セル境界線で上記第１単位セル内の上記第１、第２及び第３活性領域、または上記第１、第２及び第４活性領域と接触することができる。
【００２８】
上記半導体装置は上記第３単位セルに位置して上記第１導電パターンに平行に配置される第２導電パターンをさらに含むことができる。上記第１導電パターンは上記第１単位セルか上記第２単位セルに延長して上記第２単位セルの第１から第４ゲートパターンとの間に配置される。上記第１導電パターンは上記第２単位セルの第１及び第２ダミーパターンと接触することができる。上記第２導電パターンは上記第１導電パターンと同一形状を有することができる。上記第２導電パターンは上記第３単位セルの第１から第４ゲートパターンとの間に位置して上記第３単位セルの第１及び第２ダミーパターンと接触することができる。
【００２９】
本発明による半導体モジュールは、モジュール基板、及び少なくとも１つの半導体パッケージ構造物を含むことができる。上記少なくとも１つの半導体パッケージ構造物は上記モジュール基板と電気的に接続される。上記少なくとも１つの半導体パッケージ構造物は少なくとも１つの半導体装置を有することができる。上記少なくとも１つの半導体装置は半導体基板に半導体セル構造物を有することができる。上記半導体セル構造物は第１単位セル内に平行に順に配置される第１から第４活性領域を含むことができる。上記第１、第３及び第４活性領域に直交する第１及び第２ゲートパターンが配置される。上記第１及び第２ゲートパターンは上記第１、第３及び第４活性領域上で同一直線の上に位置することができる。上記第１及び第２ゲートパターンは上記第１活性領域の上に、上記第３及び第４活性領域の上にそれぞれ配置されることができる。上記第１及び第２ゲートパターンに平行に対向しながら上記第１、第２及び第４活性領域に直交する第３及び第４ゲートパターンが配置される。上記第３及び第４ゲートパターンは上記第１、第２及び第４活性領域上で同一直線の上に位置することができる。上記第３及び第４ゲートパターンは上記第１及び第２活性領域の上に、上記第４活性領域の上にそれぞれ配置されることができる。上記第１から第４ゲートパターンとの間に少なくとも位置するダミーパターンが配置される。上記ダミーパターンは第１及び第４ゲートパターンと電気的にそれぞれ接続される。上記ダミーパターンと電気的に接続しながら実質的に細くて長い形状を有する導電パターンが配置される。上記導電パターンは上記第１から第４ゲートパターンとの間に配置される。
【００３０】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンとそれぞれ接触しながら互いに平行に延長することができる。
【００３１】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンと異なるレベルに位置しながら上記第１及び第４ゲートパターンとそれぞれ接触される。上記ダミーパターンは上記第１及び第３ゲートパターンのうちから少なくとも１つ、上記第２及び第４ゲートパターンのうちから少なくとも１つを部分的に覆うことができる。
【００３２】
本発明による半導体モジュールでは、上記ダミーパターンは上記第１から第４ゲートパターンの間で上記第１から第４ゲートパターンと同一レベルに位置することができる。上記ダミーパターンは上記第１及び第４ゲートパターンの周辺で上記第１及び第４ゲートパターンの上面から突出しながら上記第１及び第４ゲートパターンの上面に向けてそれぞれ延長することができる。
【００３３】
本発明による半導体モジュールでは、上記半導体モジュールは上記第１単位セルと電気的に接続する第２及び第３単位セルをさらに含むことができる。上記第２及び第３単位セルのそれぞれは上記第１単位セルと同一構成要素を有することができる。上記第２単位セルは上記第１単位セルの下端部または上端部に位置して上記第１単位セルと同一位相を有することができる。上記第２単位セルの第１または第４ゲートパターンと電気的に接続するダミーパターンは上記第１単位セルと第２単位セルとの間の第１セル境界線で上記第１単位セルの上記第４または第１ゲートパターンと電気的に接続する上記ダミーパターンと接触することができる。
【００３４】
上記第３単位セルは上記第１単位セルとの鏡像関係を有しながら上記第１単位セルの左端部または右端部に位置することができる。上記第３単位セル内の第１、第３及び第４活性領域、または第１、第２及び第４活性領域は上記第１及び第３単位セルの間の第２セル境界線で上記第１単位セル内の上記第１、第３及び第４活性領域、または上記第１、第２及び第４活性領域と電気的に接続される。
【発明の効果】
【００３５】
以上説明したように本発明によれば、下記のように従来技術と異なる構造有する半導体セル構造物を提供することができる。
【００３６】
上記半導体セル構造物は、従来技術に比べて、行及び列に沿って互いに突出しない単位セルを提供する。
【００３７】
上記半導体セル構造物は、単位セルの整列関係のため、単位セルの間の境界線の周辺に位置する活性領域の間の距離を従来技術に比べて小さくすることができる。
【００３８】
上記単位セル内の活性領域、ゲートパターン及びダミーパターンは対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。上記ダミーパターンは単位セルの間の境界線に位置することができる。上記ダミーパターンは単位セルの間の境界線の周辺でゲートパターンの一部と電気的に接続される。
【００３９】
上記単位セルの上に位置する導電パターンは、半導体構造物の行または列に沿って従来技術に比べて実質的に細くて長い形状（Ｓｕｂｓｔａｎｔｉａｌｌｙ ｅｌｏｎｇａｔｅ ｓｈａｐｅ）を有することができる。上記導電パターンは単位セルの間の境界線、及び／または単位セルの間の境界線の周辺でダミーパターンと電気的に接続される。上記導電パターンは単位セルの整列関係のため、対応するフォトマスクに対するパターン再現性を従来技術に比べてより多く有することができる。
【００４０】
上記半導体セル構造物は半導体装置及び半導体モジュールに配置される。上記半導体装置及び半導体モジュールは互いに突出しない単位セルを有する半導体セル構造物を設けて従来技術に比べて電気的特性を向上させることができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態による半導体セル構造物内の単位セルを示す回路図である。
【図２】図１の単位セルを複数個有する半導体セル構造物を示す概路図である。
【図３】図２の半導体セル構造物の配置を示す概略図である。
【図４】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図５】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図６】図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図７】本発明の第２実施形態による半導体セル構造物の配置を示す概略図である。
【図８】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図９】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１０】図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１１】本発明の第３実施形態による半導体セル構造物の配置を示す概略図である。
【図１２】図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１３】図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
【図１４】本発明の第４実施形態による半導体モジュールを示す平面図である。
【図１５】本発明の第５実施形態によるプロセッサベースドシステムを示す平面図である。
【発明を実施するための形態】
【００４２】
本発明の実施形態を、添付図面を参照しながらより詳しく説明する。しかしながら、本発明は多様な形態として具体化されることができ、ここに説明される実施形態に限定されるものとして解釈されない。むしろ、実施形態は本発明をより徹底的に、完全となるものとさせ、当業者に本発明の領域を十分伝達することができる。たとえば「半導体基板」、「絶縁パターン」、「ゲートパターン」、「ダミーパターン」・・・などを指称する用語が多様な構成要素を記述するために用いられるが、上記の構成要素はこのような用語に限定されない。但し、このような用語は、ある構成要素から他の構成要素を区別するために用いられるだけである。ここで、用いられるように、「少なくとも１つ」を指称する用語は、１つ以上に関連を有しながら列挙される項目に対して類推可能なすべての組み合わせを含む。「選択された、上端部、下端部、右端部、左端部及び上に」などのように、特に相対的な用語は、選択された構成要素、他の構成要素とある形状との相対的な関係、または図示された形状を簡単に説明するために用いられる。ここにおいて、専門用語の使用は、特別な実施形態を説明するためであって発明を限定するのではない。
【００４３】
まず、本発明の実施形態による半導体セル構造物は、添付図面を参照してより詳しく説明する。
【００４４】
（第１実施形態）
図１は、本発明の第１実施形態による半導体セル構造物内の単位セルを示す回路図である。
図１に示すように、本発明の第１実施形態による単位セル１００は、ワードラインＷＬ、第１ビットラインＢＬ１および第２ビットラインＢ２の交差点との間に回路的に限定される。上記ワードラインＷＬは第１ビットラインＢＬ１および第２ビットラインＢ２と交差することができる。上記ワードラインＷＬ、第１ビットラインＢＬ１および第２ビットラインＢ２との間に第１から第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６が配置される。上記第１トランジスタＴ１のソースまたはドレイン領域は第１ビットラインＢＬ１と電気的に接続される。
【００４５】
上記第２トランジスタＴ２のソースまたはドレイン領域は第２ビットラインＢＬ２と電気的に接続される。上記第１及び第２トランジスタＴ１、Ｔ２は、Ｎ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とすることができる。上記第１及び第２トランジスタＴ１、Ｔ２間にフリップフロップ回路（Ｆｌｉｐｆｌｏｐ ｃｉｒｃｕｉｔ）が配置される。上記フリップフロップ回路は、第１及び第２電源Ｖｓｓ、Ｖｃｃとの間に配置される。上記フリップフロップ回路は、第１及び第２インバータ（Ｆｉｒｓｔ ａｎｄ ｓｅｃｏｎｄ ｉｎｖｅｒｔｅｒｓ）で構成される。
【００４６】
上記第１インバータは、第３及び第５トランジスタＴ３、Ｔ５を有することができる。上記第３及び第５トランジスタＴ３、Ｔ５の一端（Ｏｎｅ ｅｎｄｓ）は、第１インバータの出力端子（Ｏｕｔｐｕｔ ｎｏｄｅ）Ｎ１を介して第１トランジスタＴ１のドレインまたはソース領域と電気的に接続される。上記第３及び第５トランジスタＴ３、Ｔ５の他端（Ｔｈｅ ｏｔｈｅｒ ｅｎｄｓ）は、第１及び第２電源Ｖｓｓ、Ｖｃｃとそれぞれ接続される。上記第２インバータは第４及び６トランジスタＴ４、Ｔ６を有することができる。上記第４及び６トランジスタＴ４、Ｔ６の一端は、第２インバータの出力端子Ｎ２を介して第２トランジスタＴ２のドレインまたはソース領域と電気的に接続される。
【００４７】
上記第４及び６トランジスタＴ４、Ｔ６の他端は、第１及び第２電源Ｖｓｓ、Ｖｃｃとそれぞれ接続される。この場合、上記第１及び第２インバータの出力端子Ｎ１、Ｎ２は、第１及び第２インバータの入力端子（Ｉｎｐｕｔ ｎｏｄｅｓ）と電気的にそれぞれ接続される。上記第３及び第４トランジスタはＮ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴとすることができる。上記第５及び第６トランジスタはＰ−ｃｈａｎｎｅｌ ＭＯＳＦＥＴとすることができる。
【００４８】
図２は、図１の単位セルを複数個有する半導体セル構造物を示す概路図（Ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）である。
図２に示すように、本発明の第１実施形態による半導体セル構造物７００は、行（Ｃｏｌｕｍｎｓ）及び列（Ｒｏｗｓ）に沿って二次元に配列させた第１から第６単位セル１００、２００、３００、４００、５００、６００を有することができる。上記第１から第３単位セル１００、２００、３００は、行及び選択された列（Ｓｅｌｅｃｔｅｄ ｒｏｗ）によって第１から第３占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３をそれぞれ有することができる。上記第２及び第３単位セル２００、３００は、第１単位セル１００と同一位相を有し半導体セル構造物７００に配置される。
【００４９】
上記第１単位セル１００の縦長さＢ１は第２及び第３単位セル２００、３００の縦長さＢ２、Ｂ３のそれぞれと同一大きさを有することができる。上記第４から第６単位セル４００、５００、６００は、行及び残り列（Ｔｈｅ ｒｅｍａｉｎｉｎｇ ｒｏｗ）によって第４から第６占有面積Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第４から第６単位セル４００、５００、６００のそれぞれは、選択された列に対して第１から第３単位セル１００、２００、３００の鏡像（Ｍｉｒｒｏｒ Ｉｍａｇｅ）関係の形状を有することができる。
【００５０】
上記第４単位セル４００の横長さＡ２は、第１単位セル１００の横長さＡ１と同一大きさを有することができる。この場合、上記第１及び第４単位セル１００、４００は、選択された列に沿って互いに突出せず、縦長さＢ１ほど十分に接触することができる。上記第２及び第５単位セル２００、５００、第３及び第６単位セル３００、６００は、残り列に沿って互いに突出せず、縦長さＢ２、Ｂ３ほど十分にそれぞれ接触することができる。
【００５１】
さらに、上記第１及び第４単位セル１００、４００は、行に沿って第２及び第５単位セル２００、５００から突出せず、横長さＡ１＋Ａ２ほど第２及び第５単位セル２００、５００と十分にそれぞれ接触することができる。上記第２及び第５単位セル２００、５００は、行に沿って第３及び第６単位セル３００、６００から突出せず、横長さＡ１＋Ａ２ほど第３及び第６単位セル３００、６００と十分にそれぞれ接触することができる。これにより、上記第１から第６単位セル１００、２００、３００、４００、５００、６００は行及び列に沿って互いに突出せず整列することができる。
【００５２】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、半導体セル構造物７００において行及び列に沿って繰り返し周期的に配置される。
【００５３】
＜第１の実施形態＞
図３は、図２の半導体セル構造物の配置を示す概略図である。この概略図では本発明の発明思想を忠実に開示するために半導体セル構造物を概略的に示す。
【００５４】
図３に示すように、本発明の第１実施形態による半導体セル構造物７００は図２の第１単位セル１００を含むことができる。上記第１単位セル１００は、半導体セル構造物７００で所定の占有面積Ａ１×Ｂ１を有することができる。上記第１単位セル１００はＳＲＡＭ用単位セル（Ｕｎｉｔ ｃｅｌｌ ｆｏｒ ＳＲＡＭ）を含むことができる。上記第１単位セル１００は互いに平行に順に位置する第１及び第２活性領域１４、１８を有することができる。上記第１及び第２活性領域１４、１８は第１単位セル１００の第１端部（ｆｉｒｓｔ ｅｎｄ ｐｏｒｔｉｏｎｓ）と接触することができる。
【００５５】
上記第１端部は横長さＡ１に平行に第１単位セル１００の右端部（Ｒｉｇｈｔ ｅｎｄ ｐｏｒｔｉｏｎ）及び左端部とすることができる。上記第１及び第２活性領域１４、１８との間に第３及び第４活性領域２４、２８が配置される。上記第３及び第４活性領域２４、２８は第１及び第２活性領域１４、１８に平行に順に配置される。上記第３及び第４活性領域２４、２８は、第１単位セル１００の第１端部から互いに対向して延長することができる。
【００５６】
上記第１活性領域１４の上に第１ゲートパターン３２が配置される。上記第１ゲートパターン３２は第１活性領域１４に直交する。上記第１活性領域１４及び第１ゲートパターン３２との間の交差点は図１の第１トランジスタＴ１のゲートＧ１を限定することができる。上記第２及び第４活性領域１８、２８の上に第２ゲートパターン３４が配置される。上記第２ゲートパターン３４は第２及び第４活性領域１８、２８に直交する。上記第２及び第４活性領域１８、２８と、第２ゲートパターン３４との間の交差点は図１の第４及び６トランジスタＴ４、Ｔ６のゲートＧ４、Ｇ６をそれぞれ限定することができる。
【００５７】
上記第２ゲートパターン３４は第１ゲートパターン３２と同一直線の上に配置される。上記第１及び第３活性領域１４、２４上に第３ゲートパターン３６が配置される。上記第３ゲートパターン３６は第１及び第３活性領域１４、２４に直交する。上記第１及び第３活性領域１４、２４と、第３ゲートパターン３６との間の交差点は図１の第３及び第５トランジスタＴ３、Ｔ５のゲートＧ３、Ｇ５をそれぞれ限定することができる。上記第２活性領域１８上に第４ゲートパターン３８が配置される。
【００５８】
上記第４ゲートパターン３８は第２活性領域１８に直交する。上記第２活性領域１８及び第４ゲートパターン３８との間の交差点は図１の第２トランジスタＴ２のゲートＧ２を限定することができる。上記第４ゲートパターン３８は第３ゲートパターン３６と同一直線上に配置される。上記第３及び第４ゲートパターン３６、３８は第１及び第２ゲートパターン３２、３４に対して平行に配置される。上記第１及び第４ゲートパターン３２、３８は互いに対角線に対向することができる。
【００５９】
上記第２及び第３ゲートパターン３４、３６は互いに平行に部分的に対向することができる。上記ゲートＧ１、Ｇ２、Ｇ３、Ｇ４、Ｇ５、Ｇ６は半導体セル構造物７００の駆動の間に第１から第６トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６において電荷の流れを制御することができる。上記第１ゲートパターン３２と接触する第１ダミーパターン４２、４４が配置される。上記第１ダミーパターン４２、４４は第１単位セル１００の周りに配置される。上記第４ゲートパターン３８と接触する第２ダミーパターン４６、４８が配置される。
【００６０】
上記第２ダミーパターン４６、４８は、第１ダミーパターン４２、４４と対向する第１単位セル１００の周りに配置される。上記第２ダミーパターン４６、４８は、第１ダミーパターン４２、４４に対して平行して対角線に延長される。上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第４ゲートパターン３２、３４、３６、３８間に第１端部に直交する第２端部にそれぞれ接触することができる。上記第２端部は第１単位セル１００の下端部（Ｌｏｗｅｒ ｅｎｄ ｐｏｒｔｉｏｎ）及び上端部とすることができる。上記第１単位セル１００の下部に、図２のように第２及び第３単位セル２００、３００が順に配置される。
【００６１】
上記第２及び第３単位セル２００、３００のそれぞれは第１単位セル１００と同一位相を有することができる。上記第２及び第３単位セル２００、３００は第１単位セル１００と同一構成要素を有することができる。上記第１単位セル１００の第２ダミーパターン４６、４８及び第２単位セル２００の第１ダミーパターン４２、４４は第１単位セル１００の第４ゲートパターン３８及び第２単位セル２００の第１ゲートパターン３２との間に配置される。上記第１単位セル１００の第２ダミーパターン４６、４８及び第２単位セル２００の第１ダミーパターン４２、４４は第１及び第２単位セル１００、２００との間の第１セルの境界線（Ｆｉｒｓｔ ｃｅｌｌ ｂｏｕｎｄａｒｙ ｌｉｎｅ）で第１方向Ｆ１に沿って対角線に接触することができる。
【００６２】
上記第２単位セル２００の第２ダミーパターン４６、４８及び第３単位セル３００の第１ダミーパターン４２、４４は、第２単位セル２００の第４ゲートパターン３８と第３単位セル３００の第１ゲートパターン３２との間に配置される。上記第２単位セル２００の第２ダミーパターン４６、４８及び第３単位セル３００の第１ダミーパターン４２、４４は第２及び第３単位セル２００、３００間の第１セル境界線で第１方向Ｆ１に沿って対角線で接触される。上記第１から第３単位セル１００、２００、３００は、第１セル境界線に沿って互いに突出せず、互いに完全に整列することができる。
【００６３】
この場合、上記第１及び第２単位セル１００、２００、または第２及び第３単位セル２００、３００は、第１セル境界線の周辺に位置する第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさを従来技術に比べて小さくすることができる。なぜなら、上記第１及び第２単位セル１００、２００、または第２及び第３単位セル２００、３００は第１セル境界線に沿って完全に整列しながら第１及び第２ダミーパターン４２、４４、４６、４８を第１から第４ゲートパターン３２、３４、３６、３８間に有するからである。
【００６４】
上記第１から第３単位セル１００、２００、３００は、図２と同様に、第１から第３単位セル１００、２００、３００と、第４から第６単位セル４００、５００、６００間の第２セル境界線で第４から第６単位セル４００、５００、６００とそれぞれ接触される。上記第４から第６単位セル４００、５００、６００は第２セル境界線を基準として第１から第３単位セル１００、２００、３００に対して鏡像関係の形状を有することができる。上記第４から第６単位セル４００、５００、６００は第１セル境界線に沿って互いに突出せず、互いに完全に整列することができる。
【００６５】
上記第４から第６単位セル４００、５００、６００のそれぞれは第１単位セル１００と同一構成要素を有することができる。上記第４単位セル４００の第１、第２及び第３活性領域１４、１８、２４は第１及び第４単位セル１００、４００間の第２セル境界線で第１単位セル１００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。上記第５単位セル５００の第１、第２及び第３活性領域１４、１８、２４は第２及び第５単位セル２００、５００間の第２セル境界線で第２単位セル２００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。
【００６６】
上記第６単位セル６００の第１、第２及び第３活性領域１４、１８、２４は第３及び第６単位セル３００、６００間の第２セル境界線で第３単位セル３００の第１、第２及び第３活性領域１４、１８、２４とそれぞれ接触される。上記第４単位セル４００の第２ダミーパターン４６、４８及び第５単位セル５００の第１ダミーパターン４２、４４は、第４及び５単位セル４００、５００間の第１セル境界線で第２方向Ｆ２に沿って対角線で接触される。上記第５単位セル５００の第２ダミーパターン４６、４８及び第６単位セル６００の第１ダミーパターン４２、４４は、第５及び第６単位セル５００、６００間の第１セル境界線で第２方向Ｆ２に沿って対角線で接触される。
【００６７】
上記第１及び第２方向Ｆ１、Ｆ２の対角線は、第１及び第４単位セル１００、４００、または第２及び第５単位セル２００、５００の第４ゲートパターン３８から延長して互いに実質的に離れる軌跡（ｌｏｃｕｃｉ）をそれぞれ有することができる。上記第４及び５単位セル４００、５００、または第５及び第６単位セル５００、６００は、第１セル境界線の周辺に位置する第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさを従来技術に比べて小さくすることができる。上記第４から第６単位セル４００、５００、６００は、第１から第３単位セル１００、２００、３００と共に、行及び列に沿って半導体セル構造物７００で繰り返し周期的に配置される。
【００６８】
上記第１から第４活性領域１４、１８、２４、２８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１から第４ゲートパターン３２、３４、３６、３８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。
【００６９】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００上に第１及び第２導電パターン９４、９８が配置される。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は、第１から第３単位セル１００、２００、３００の第１から第４ゲートパターン３２、３４、３６、３８間に配置される。上記第１導電パターン９４は実質的に細くて長い形状を含むことができる。上記第１導電パターン９４は直線とすることができる。
【００７０】
上記第１導電パターン９４は第１及び第２単位セル１００、２００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第１及び第２単位セル１００、２００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。上記第１導電パターン９４は第２及び第３単位セル２００、３００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第２及び第３単位セル２００、３００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。
【００７１】
上記第２導電パターン９８は、第１導電パターン９４に平行に第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は、第４から第６単位セル４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８間に配置される。上記第２導電パターン９８は実質的に細くて長い形状を含むことができる。上記第２導電パターン９８は直線とすることができる。上記第２導電パターン９８は第４及び５単位セル４００、５００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第４及び５単位セル４００、５００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。
【００７２】
上記第２導電パターン９８は、第５及び第６単位セル５００、６００間の第１セル境界線、そして上記第１セル境界線の周辺で接続ホール８５を介して第５及び第６単位セル５００、６００の第１及び第２ダミーパターン４２、４４、４６、４８と電気的に接続される。上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの接続ホール８５は、第１または第２ダミーパターン４２または４４、及び第１または第２ダミーパターン４２または４４の周辺領域を露出させる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの接続ホール８５は第１または第２ダミーパターン４２または４４だけを露出させることができる。
【００７３】
上記第１及び第２導電パターン９４、９８の幅は、第１から第６単位セル１００、２００、３００、４００、５００、６００の第１及び第３ゲートパターン３２、３６、第２及び第３ゲートパターン３４、３６、及び第２及び第４ゲートパターン３４、３８間の間隔Ｓ２に比べて小さい。上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００と共に、行及び列に沿って半導体セル構造物７００で周期的であり、繰り返し配置される。上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００上で従来技術に比べて電気抵抗を小さくすることができる。
【００７４】
なぜなら、上記第１及び第２導電パターン９４、９８は、従来技術のジグザグ形状の代りに細くて長い形状を有するからである。さらに、上記第１及び第２導電パターン９４、９８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係によって対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２導電パターン９４、９８は図１のワードラインＷＬとすることができる。
【００７５】
図４から図６は、図３の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。
図４に示すように、実施形態において、半導体基板４上に不活性領域８を形成することができる。上記半導体基板４は、単結晶シリコン、多結晶シリコン、及び／または他の物質を含むことができる。上記不活性領域８は、少なくとも１つの絶縁物質を含むことができる。上記不活性領域８は活性領域１４、１８、２８を限定するように形成することができる。上記不活性領域８は図３の活性領域２４を限定するように形成することができる。上記不活性領域８及び活性領域１４、１８、２８上に絶縁パターン３０を形成することができる。上記絶縁パターン３０は半導体基板４を露出したり露出しなかったりすることができる。
【００７６】
上記絶縁パターン３０は、半導体基板４及び／または不活性領域８と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８を形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに所定間隔Ｓ２だけ離れ、離隔するように形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８は不純物イオンを有するポリシリコンを含むことができる。上記第１から第４ゲートパターン３２、３４、３６、３８のそれぞれはドーピングされたポリシリコンと異なる導電物質を含むことができる。
【００７７】
上記第１から第４ゲートパターン３２、３４、３６、３８のそれぞれは順に積層された導電物質及び絶縁物質を含むことができる。上記第１及び第４ゲートパターン３２、３８間に第１及び第２ダミーパターン４２、４４、４６、４８が形成されることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１から第４ゲートパターン３２、３４、３６、３８と同一レベルに形成されることができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１から第４ゲートパターン３２、３４、３６、３８と同一物質や他の物質を含むことができる。上記第１及び第２ダミーパターン４２、４４、４６、４８はセルダミーパターン（ＣＤＰ；Ｃｅｌｌ ｄｕｍｍｙ ｐａｔｔｅｒｎ）を構成することができる。
【００７８】
図５に示すように、実施形態において、上記絶縁パターン３０、及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記スペーサ５５が半導体基板４を露出させない場合に、上記スペーサ５５は第１から第４ゲートパターン３２、３４、３６、３８の側壁だけに形成されることができる。上記スペーサ５５は第１から第４ゲートパターン３２、３４、３６、３８と異なるエッチング率を有する絶縁物質を含むことができる。上記第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５を覆うように半導体基板４上に保護膜８０を形成することができる。
【００７９】
上記保護膜８０は、半導体基板４、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５は、セルダミーパターンＣＤＰを露出させるように形成されることができる。この場合、上記接続ホール８５は、図３のように形成されるので、セルダミーパターンＣＤＰ及び保護膜８０、またはセルダミーパターンＣＤＰ、保護膜８０及び不活性領域８を露出することができる。
【００８０】
図６に示すように、実施形態において、上記接続ホール８０に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８０を埋め込みながら保護膜８０上に形成することができる。上記第１導電パターン９４は図３の第２導電パターン９８と共に半導体基板４上に同時に形成することができる。上記第１導電パターン９４は少なくとも１つの導電物質を含むことができる。上記第１導電パターン９４は半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含まれる。
【００８１】
（第２実施形態）
図７は本発明による第２実施形態における半導体セル構造物の配置を示す概略図である。図７は、図３と同一部材については同一符号を有する。
図７に示すように、実施形態による半導体セル構造物７００は図２の第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、半導体セル構造物７００内に所定の占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３、Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００と殆ど同一構成要素を有することができる。
【００８２】
この場合、上記第１から第３単位セル１００、２００、３００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は第１から第３単位セル１００、２００、３００に対して鏡像関係の形状を有することができる。しかし、上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン７２、７４は図３の第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン４２、４４、４６、４８と異なる形状を有することができる。
【００８３】
上記第１単位セル１００の第１ダミーパターン７２は第１単位セル１００の周りに配置される。上記第１単位セル１００の第１ダミーパターン７２は第１ゲートパターン３２を部分的に覆いながら第３ゲートパターン３６上に位置したり位置しなかったりすることができる。上記第１単位セル１００の第１ダミーパターン７２は貫通ホール６４を介して第１ゲートパターン３２と電気的に接続される。上記第１単位セル１００の第２ダミーパターン７４は第１ダミーパターン７２と対向する第１単位セル１００の周りに配置される。上記第１単位セル１００の第２ダミーパターン７４は、第４ゲートパターン３８を部分的に覆いながら第２ゲートパターン３４上に位置したり位置しなかったりすることができる。上記第１単位セル１００の第１及び第２ダミーパターン７２、７４は互いに平行に配置される。
【００８４】
上記第１単位セル１００の第２ダミーパターン７４は貫通ホール６４を介して第４ゲートパターン３８と電気的に接続される。上記第１単位セル１００の第１及び第２ダミーパターン７２、７４は、第１単位セル１００の第１端部を介して図３の第１単位セル１００の第１及び第２ダミーパターン４２、４４、４６、４８に比べてより大きく露出することができる。上記第１及び第２ダミーパターン７２、７４は、貫通ホール６４と共に第２から第６単位セル２００、３００、４００、５００、６００のそれぞれに第１単位セル１００と同一配置することができる。上記第１単位セル１００の第２ダミーパターン７４は、第１及び第２単位セル１００、２００間の第１セル境界線で第２単位セル２００の第１ダミーパターン７２と接触することができる。
【００８５】
上記第１単位セル１００の第４ゲートパターン３８上に位置する貫通ホール６４は、第２単位セル２００の第１ゲートパターン３２上に位置する貫通ホール６４と第１方向Ｆ１に沿って対向することができる。上記第２単位セル２００の第２ダミーパターン７４は、第２及び第３単位セル２００、３００間の第１境界線で第３単位セル３００の第１ダミーパターン７２と接触することができる。上記第２単位セル２００の第４ゲートパターン３８上に位置する貫通ホール６４は、第３単位セル３００の第１ゲートパターン３２上に位置する貫通ホール６４と第１方向Ｆ１に沿って対向することができる。
【００８６】
上記第４単位セル４００の第２ダミーパターン７４は、第４及び５単位セル４００、５００間の第１セル境界線で第５単位セル５００の第１ダミーパターン７２と接触することができる。上記第４単位セル４００の第４ゲートパターン３８上に位置する貫通ホール６４は、第５単位セル５００の第１ゲートパターン３２上に位置する貫通ホール６４と第２方向Ｆ２に沿って対向することができる。上記第５単位セル５００の第２ダミーパターン７４は、第５及び第６単位セル５００、６００間の第１セル境界線で第６単位セル６００の第１ダミーパターン７２と接触することができる。
【００８７】
上記第５単位セル５００の第４ゲートパターン３８上に位置する貫通ホール６４は、第６単位セル６００の第１ゲートパターン３２上に位置する貫通ホール６４と第２方向Ｆ２に沿って対向することができる。上記第１及び第２ダミーパターン７２、７４は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１及び第２ダミーパターン７２、７４が第１から第４ゲートパターン３２、３４、３６、３８上に位置するため、上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第４ゲートパターン３２、３８間の間隔Ｓ３の大きさは第１から第４ゲートパターン３２、３４、３６、３８間の間隔Ｓ４に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。
【００８８】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさは従来技術に比べてさらに減少することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１及び第２導電パターン９４、９８は有することができる。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は接続ホール８５を介して第１から第３単位セル１００、２００、３００の第１及び第２ダミーパターン７２、７４と電気的に接続される。
【００８９】
上記第２導電パターン９８は第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は接続ホール８５を介して第４から第６単位セル４００、５００、６００の第１及び第２ダミーパターン７２、７４と電気的に接続される。上記第１及び第２導電パターン９４、９８のそれぞれは、図３のように第１から第６単位セル１００、２００、３００、４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８に対して同一配置構造を有することができる。
【００９０】
図８から１０は、図７の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。図８から図１０は、図４から図６と同一部材について同一符号を用いることができる。
図８に示すように、実施形態において、半導体基板４を準備することができる。上記半導体基板４上に不活性領域８及び活性領域１４、１８、２８を形成することができる。上記半導体基板４上に絶縁パターン３０を形成することができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８をそれぞれ形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに平行に対向するように所定間隔Ｓ２の大きさだけ離れることができる。上記第１及び第４ゲートパターン３２、３８は互いに対角線で対向するように所定間隔Ｓ３の大きさだけ離れることができる。
【００９１】
図９に示すように、実施形態において、上記絶縁パターン３０及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５を覆うように半導体基板４上に絶縁膜６０を形成することができる。上記絶縁膜６０は、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８、及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜６０に貫通ホール６４を形成することができる。上記貫通ホール６４は、第１及び第４ゲートパターン３２、３８を露出させるように形成することができる。
【００９２】
上記貫通ホール６４に、第１及び第２ダミーパターン７２、７４をそれぞれ形成することができる。上記第１及び第２ダミーパターン７２、７４は貫通ホール６４を埋め込みながら絶縁膜６０上に形成することができる。上記第１及び第２ダミーパターン７２、７４は貫通ホール６４の間の絶縁膜６０上で互いに接触するように形成することができる。上記第１及び第２ダミーパターン７２、７４は、第１から第４ゲートパターン３２、３４、３６、３８と同一物質または他の物質を含むことができる。上記第１及び第２ダミーパターン７２、７４はセルダミーパターンＣＤＰを構成することができる。
【００９３】
図１０に示すように、第２実施形態では、上記第１及び第２ダミーパターン７２、７４を覆うように絶縁膜６０上に保護膜８０を形成することができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５はセルダミーパターンＣＤＰを露出させるように形成することができる。上記接続ホール８５に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８５を埋め込みながら絶縁膜８０上に形成することができる。上記第１導電パターン９４は、半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含むことができる。
【００９４】
（第３実施形態）
図１１は本発明の第３実施形態における半導体セル構造物の配置を示す概略図である。図１１は図３と同一部材について同一符号を用いる。
図１１に示すように、実施形態による半導体セル構造物７００は、図２の第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は半導体セル構造物７００内で所定の占有面積Ａ１×Ｂ１、Ａ１×Ｂ２、Ａ１×Ｂ３、Ａ２×Ｂ１、Ａ２×Ｂ２、Ａ２×Ｂ３をそれぞれ有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００と殆ど同一構成要素を有することができる。
【００９５】
この場合、上記第１から第３単位セル１００、２００、３００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は互いに同一位相を有することができる。上記第４から第６単位セル４００、５００、６００は第１から第３単位セル１００、２００、３００に対して鏡像関係を有することができる。しかし、上記第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン７６、７８は、図３の第１から第６単位セル１００、２００、３００、４００、５００、６００のそれぞれの第１及び第２ダミーパターン４２、４４、４６、４８と異なる形状を有することができる。
【００９６】
上記第１単位セル１００の第１ダミーパターン７６は第１単位セル１００の周りに配置される。上記第１単位セル１００の第１ダミーパターン７６は、第１ゲートパターン３２を部分的に覆いながら第３ゲートパターン３６上に位置しないこともある。上記第１単位セル１００の第１ダミーパターン７６は貫通ホール６８を介して第１ゲートパターン３２と電気的に接続される。上記貫通ホール６８は第１ゲートパターン３２を露出させながら第１ダミーパターン７６をモールディングすることができる。上記第１単位セル１００の第２ダミーパターン７８は第１ダミーパターン７６と対向する第１単位セル１００の周りに配置される。上記第１単位セル１００の第２ダミーパターン７８は第４ゲートパターン３８を部分的に覆いながら第２ゲートパターン３４上に位置しないこともある。
【００９７】
上記第１単位セル１００の第１及び第２ダミーパターン７６、７８は互いに平行に位置することができる。上記第１単位セル１００の第２ダミーパターン７８は貫通ホール６８を介して第４ゲートパターン３８と電気的に接続される。上記貫通ホール６８は第４ゲートパターン３８を露出しながら第２ダミーパターン７８をモールディングすることができる。上記第１単位セル１００の第１及び第２ダミーパターン７６、７８は、第１単位セル１００の第１端部を介して図３の第１単位セル１００の第１及び第２ダミーパターン４２、４４、４６、４８に比べてさらに大きく露出することができる。
【００９８】
上記第１及び第２ダミーパターン７６、７８は、第２から第６単位セル２００、３００、４００、５００、６００のそれぞれに第１単位セル１００と同様に配置することができる。上記第１単位セル１００の第２ダミーパターン７８は、第１及び第２単位セル１００、２００間の第１セル境界線で第２単位セル２００の第１ダミーパターン７６と接触することができる。上記第１単位セル１００の第４ゲートパターン３８から延長する貫通ホール６８は、第２単位セル２００の第１ゲートパターン３２から延長する貫通ホール６８と第１方向Ｆ１に沿って対向することができる。
【００９９】
上記第２単位セル２００の第２ダミーパターン７８は、第２及び第３単位セル２００、３００間の第１セル境界線で第３単位セル３００の第１ダミーパターン７６と接触することができる。上記第２単位セル２００の第４ゲートパターン３８から延長する貫通ホール６８は、第３単位セル３００の第１ゲートパターン３２から延長する貫通ホール６８と第１方向Ｆ１に沿って対向することができる。上記第４単位セル４００の第２ダミーパターン７８は、第４及び５単位セル４００、５００間の第１セル境界線で第５単位セル５００の第１ダミーパターン７６と接触することができる。
【０１００】
上記第４単位セル４００の第４ゲートパターン３８から延長する貫通ホール６８は、第５単位セル５００の第１ゲートパターン３２から延長する貫通ホール６８と第２方向Ｆ２に沿って対向することができる。上記第５単位セル５００の第２ダミーパターン７８は、第５及び第６単位セル５００、６００間の第１セル境界線で第６単位セル６００の第１ダミーパターン７６と接触することができる。上記第５単位セル５００の第４ゲートパターン３８から延長する貫通ホール６８は、第６単位セル６００の第１ゲートパターン３２から延長する貫通ホール６８と第２方向Ｆ２に沿って対向することができる。
【０１０１】
上記第１及び第２ダミーパターン７６、７８は、第１から第６単位セル１００、２００、３００、４００、５００、６００の所定の整列関係に起因して対応するフォトマスクに対するパターン再現性を従来技術に比べて増加させることができる。上記第１または第２ダミーパターン７６または７８が貫通ホール６８にモールディングされるため、上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第４ゲートパターン３２、３８間の間隔Ｓ３の大きさは、第１から第４ゲートパターン３２、３４、３６、３８間の間隔Ｓ４に関連するデザインルールを考慮して従来技術に比べてさらに減少することができる。
【０１０２】
上記第１から第６単位セル１００、２００、３００、４００、５００、６００内の第１及び第２活性領域１４、１８間の間隔Ｓ１の大きさは従来技術に比べてさらに減少することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、第１及び第２導電パターン９４、９８は有することができる。上記第１導電パターン９４は第１から第３単位セル１００、２００、３００上に配置される。上記第１導電パターン９４は接続ホール８５を介して第１から第３単位セル１００、２００、３００の第１及び第２ダミーパターン７６、７８と電気的に接続される。
【０１０３】
上記第２導電パターン９８は第４から第６単位セル４００、５００、６００上に配置される。上記第２導電パターン９８は、接続ホール８５を介して第４から第６単位セル４００、５００、６００の第１及び第２ダミーパターン７６、７８と電気的に接続される。上記第１及び第２導電パターン９４、９８のそれぞれは、図３のように第１から第６単位セル１００、２００、３００、４００、５００、６００の第１から第４ゲートパターン３２、３４、３６、３８に対して同一配置構造を有することができる。
【０１０４】
図１２及び１３は、図１１の切断線Ｉ−Ｉ’及びＩＩ−ＩＩ’による半導体セル構造物の形成方法を説明するための断面図である。図１２及び１３は、図４から図６と同一部材について同一参照符号を用いる。
図１２に示すように、実施形態において、半導体基板４を準備することができる。上記半導体基板４上に不活性領域８及び活性領域１４、１８、２８を形成することができる。上記半導体基板４上に絶縁パターン３０を形成することができる。上記絶縁パターン３０上に第１から第４ゲートパターン３２、３４、３６、３８をそれぞれ形成することができる。上記第２及び第３ゲートパターン３４、３６は互いに平行に対向するように所定間隔Ｓ２の大きさだけ離れる ことができる。上記第１及び第４ゲートパターン３２、３８は互いに対角線で対向するように所定間隔Ｓ３の大きさだけ離れることができる。
【０１０５】
上記絶縁パターン３０及び第１から第４ゲートパターン３２、３４、３６、３８の側壁にスペーサ５５を形成することができる。上記第１から第４ゲートパターン３２、３４、３６、３８及びスペーサ５５を覆うように半導体基板４上に絶縁膜６０を形成することができる。上記絶縁膜６０は、不活性領域８、第１から第４ゲートパターン３２、３４、３６、３８及びスペーサ５５と異なるエッチング率を有する絶縁物質を含むことができる。上記絶縁膜６０に貫通ホール６８を形成することができる。上記貫通ホール６８は、不活性領域８、第１及び第４ゲートパターン３２、３４、３６、３８及びスペーサ５５を露出させるように形成することができる。
【０１０６】
上記貫通ホール６８に、第１及び第２ダミーパターン７６、７８を形成することができる。上記第１及び第２ダミーパターン７６、７８は、貫通ホール６８を埋め込みながら貫通ホール６４で互いに接触するように形成することができる。このために、上記第１及び第２ダミーパターン７６、７８は第１から第４ゲートパターン３２、３４、３６、３８の間で半導体基板４の上面から第１から第４ゲートパターン３２、３４、３６、３８の上面を向けて延長することができる。上記第１及び第２ダミーパターン７６、７８は、第１及び第４ゲートパターン３２、３８の周辺で第１及び第４ゲートパターン３２、３８の上面から突出する。
【０１０７】
さらに、上記第１及び第２ダミーパターン７６、７８は、第１及び第４ゲートパターン３２、３８の周辺から第１及び第４ゲートパターン３２、３８の上面に向けて延出して第１及び第４ゲートパターン３２、３８とそれぞれ接触する。上記第１及び第２ダミーパターン７６、７８の上面は絶縁膜６０の上面と実質的に同一面を有することができる。上記第１及び第２ダミーパターン７６、７８は絶縁膜６０の上面から突出して貫通ホール６８の周辺で延長することができる。上記第１及び第２ダミーパターン７６、７８は、第１から第４ゲートパターン３２、３４、３６、３８と同一物質や他の物質を含むことができる。上記第１及び第２ダミーパターン７６、７８はセルダミーパターンＣＤＰを構成することができる。
【０１０８】
図１３に示すように、第３実施形態では、上記第１及び第２ダミーパターン７６、７８を覆うように絶縁膜６０上に保護膜８０を形成することができる。上記保護膜８０に接続ホール８５を形成することができる。上記接続ホール８５はセルダミーパターンＣＤＰを露出させるように形成することができる。上記接続ホール８５に第１導電パターン９４を形成することができる。上記第１導電パターン９４は接続ホール８５を埋め込みながら絶縁膜８０上に形成することができる。上記第１導電パターン９４は、半導体基板４及び第１から第４ゲートパターン３２、３４、３６、３８と共に半導体セル構造物７００に含むことができる。
【０１０９】
（第４実施形態）
図１４は本発明の第４実施形態による半導体モジュールを示す平面図である。
図１４に示すように、本発明の第４実施形態による半導体モジュール７２０はモジュール基板７１０を含むことができる。上記モジュール基板７１０は、印刷回路基板、または電気回路を含むプレート（Ｐｌａｔｅ）とすることができる。上記モジュール基板７１０は、図示しない内部回路、図示しない電気パッド及びコネクタ７１９を含むことができる。上記内部回路は電気パッド及びコネクタ７１９と電気的に接続される。上記モジュール基板７１０上に半導体パッケージ構造物（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｐａｃｋａｇｅ Ｓｔｒｕｃｔｕｒｅ）、７０８、及び少なくとも１つの抵抗体７１３が配置される。
【０１１０】
上記モジュール基板７１０上に半導体パッケージ構造物７０８、少なくとも１つの抵抗体７１３、及び少なくとも１つのコンデンサ７１６が配置される。上記半導体パッケージ構造物７０８は少なくとも１つの抵抗体７１３及び／または少なくとも１つのコンデンサ７１６と共に電気パッドと電気的に接続される。上記半導体パッケージ構造物７０８のそれぞれは半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ）７０４を少なくとも１つ含むことができる。上記半導体装置７０４は、図３、図７または図１１の半導体セル構造物７００を少なくとも１つ有することができる。
【０１１１】
上記半導体セル構造物７００は、第１から第６単位セル１００、２００、３００、４００、５００、６００を含むことができる。上記第１から第３単位セル１００、２００、３００は、第４から第６単位セル４００、５００、６００に対して図３、図７または図１１と同じく、他の位相を有することができる。上記第１単位セル１００は、第１から第４活性領域１４、１８、２４、２８、第１から第４ゲートパターン３２、３４、３６、３８を有することができる。上記第１から第４ゲートパターン３２、３４、３６、３８は第１から第４活性領域１４、１８、２４、２８上に位置して図３、図７または図１１と同一配置構造を有することができる。
【０１１２】
上記第２から第６単位セル２００、３００、４００、５００、６００は、第１単位セル１００と同一構成要素を有することができる。上記第１から第６単位セル１００、２００、３００、４００、５００、６００は、図３の第１及び第２ダミーパターン４２、４４、４６、４８、図７の第１及び第２ダミーパターン７２、７４または図１１の第１及び第２ダミーパターン７６、７８を有することができる。上記第１及び第２ダミーパターン４２、４４、４６、４８は第１及び第２単位セル１００、２００との間、第２及び第３単位セル２００、３００との間、第４及び５単位セル４００、５００との間、第５及び第６単位セル５００、６００との間に位置することができる。
【０１１３】
上記第１及び第２ダミーパターン４２、４４、４６、４８は、第１から第６単位セル１００、２００、３００、４００、５００、６００を電気的に接続することができる。図７の第１及び第２ダミーパターン７２、７４または図１１の第１及び第２ダミーパターン７６、７８も第１から第６単位セル１００、２００、３００、４００、５００、６００で第１及び第２ダミーパターン４２、４４、４６、４８と同じ役割をすることができる。これにより、上記半導体モジュール７２０は従来技術に比べて向上した電気的特性を有することができる。上記半導体モジュール７２０は、モジュール基板７１０のコネクタ７１９を介して図１５のプロセッサベースドシステム（Ｐｒｏｃｅｓｓｏｒ−ｂａｓｅｄ ｓｙｓｔｅｍ）７６０と電気的に接続される。
【０１１４】
（第５実施形態）
図１５は、本発明の第５実施形態によるプロセッサベースドシステムを示す平面図である。
図１５に示すように、本発明の実施形態によるプロセッサベースドシステム７６０は少なくとも１つの図示しないシステムボードを含むことができる。上記少なくとも１つのシステムボードは少なくとも１つのバスライン７５５を有することができる。上記少なくとも１つのバスライン７５５上に第１モジュール装置（Ｆｉｒｓｔ Ｍｏｄｕｌｅ Ｕｎｉｔ）が配置される。上記第１モジュール装置は少なくとも１つのバスライン７５５と電気的に接続される。
【０１１５】
上記第１モジュール装置は、中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）７３３、フロッピィーディスクドライブ（Ｆｌｏｐｐｙ（登録商標） Ｄｉｓｋ Ｄｒｉｖｅ）７３６及びコンパクトディスクＲＯＭドライブ（Ｃｏｍｐａｃｋ Ｄｉｓｋ ＲＯＭ Ｄｒｉｖｅ）７３９で構成される。さらに、上記少なくとも１つのバスライン７５５上に第２モジュール装置が配置される。上記第２モジュール装置は少なくとも１つのバスライン７５５と電気的に接続される。
【０１１６】
上記第２モジュール装置は、第１入／出力装置（Ｆｉｒｓｔ Ｉ／Ｏ Ｄｅｖｉｃｅ）７４２、第２入／出力装置（Ｓｅｃｏｎｄ Ｉ／Ｏ Ｄｅｖｉｃｅ）７４４、ＲＯＭ（Ｒｅａｄ−ｏｎｌｙ Ｍｅｍｏｒｙ）７４６及びＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）７４８で構成される。上記ＲＡＭ７４８は、本発明の実施形態による図１４の半導体モジュール７２０、または単独で図３、図７または図１１の半導体セル構造物７００を含むことができる。
【０１１７】
上記第１または第２モジュール装置はＲＡＭ７４８の以外に、図１４の半導体モジュール７２０、または単独で図３、図７または図１１の半導体セル構造物７００を含むことができる。これにより、上記プロセッサベースドシステム７６０は、従来技術に比べて向上した電気的特性を有することができる。上記プロセッサベースドシステム７６０は、コンピュータシステム（Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ）、プロセス調節システム（Ｐｒｏｃｅｓｓ Ｃｏｎｔｒｏｌ Ｓｙｓｔｅｍ）、またはこれとは異なるシステムを含むことができる。
【符号の説明】
【０１１８】
１４、１８、２４、２８ ・・・活性領域、
３２、３４、３６、３８ ・・・ゲートパターン、
４２、４４、４６、４８、７２、７４、７６、７８・・ダミーパターン、
９４、９８ ・・・導電パターン、
１００、２００、３００、４００、５００、６００・・単位セル、
７００ ・・・半導体セル構造物、
７２０ ・・・半導体モジュール、
７６０ ・・・プロセッサベースドシステム。
【特許請求の範囲】
【請求項１】
半導体基板の第１単位セル内に平行に順に位置し、前記第１単位セルの第１端部と接触する第１活性領域及び第２活性領域と、
前記第１活性領域及び前記第２活性領域の間で前記第１活性領域及び前記第２活性領域に平行に順に位置し、前記第１単位セルの前記第１端部から互いに対向して延長する第３活性領域及び第４活性領域と、
前記第１活性領域及び前記第２活性領域に直交しながら前記第１活性領域及び前記第２活性領域の上にそれぞれ位置し、互いに対角線に対向する第１ゲートパターン及び第２ゲートパターンと、
前記第２活性領域及び前記第４活性領域に直交し、前記第２活性領域及び前記第４活性領域の上に前記第１ゲートパターンと同一直線の上に位置する第３ゲートパターンと、
前記第１活性領域及び前記第３活性領域に直交し、前記第１活性領域及び前記第３活性領域の上に前記第２ゲートパターンと同一直線の上に位置する第４ゲートパターンと、
前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触し、前記第１ゲートパターン及び前記第２ゲートパターンから延出して前記第１端部に直交する第２端部とそれぞれ接触し、互いに平行に配置される第１ダミーパターン及び第２ダミーパターンと、
前記第１ダミーパターン及び前記第２ダミーパターンと接触しながら直線をなし、前記第１ダミーパターンから前記第４ゲートパターン間に配置される第１導電パターンと、
を含むことを特徴とする半導体装置。
【請求項２】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンの上面は、前記第１ゲートパターンから前記第４ゲートパターンの上面と同じ高さに位置し、前記第１ダミーパターン及び前記第２ダミーパターンは前記第１ゲートパターン及び前記第２ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線に延長することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第２端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの第１ゲートパターンまたは第２ゲートパターンと接触する前記第２単位セルの第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと第２単位セルとの間の第１セル境界線に前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第２または第１ダミーパターンと接触し、
前記第３単位セルは前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに接し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線において前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域と接触することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは前記第１単位セルから前記第２単位セルに延長して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターンの上に位置しながら前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触し、前記第１ダミーパターンは前記第１ゲートパターン及び前記第４ゲートパターンのうちから少なくとも１つの上に、前記第２ダミーパターンは前記第２ゲートパターン及び前記第３ゲートパターンのうちから少なくとも１つの上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第２端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの前記第１ゲートパターンまたは前記第２ゲートパターンと接触する前記第２単位セルの第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと前記第２単位セルとの間の第１セル境界線において前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第１単位セルの前記第２ダミーパターンまたは前記第１ダミーパターンと接触し、
前記第３単位セルは、前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに接し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線において前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び前記第４活性領域と接触することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは、前記第１単位セルから前記第２単位セルに延出して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターンの間に位置し、前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターン間に前記半導体基板から前記第１ゲートパターンから前記第４ゲートパターンの上面を向けて延長し、前記第１ダミーパターン及び前記第２ダミーパターンは前記第１ゲートパターン及び前記第２ゲートパターンの周辺に前記第１ゲートパターン及び前記第２ゲートパターンの上面から突出し、前記第１ゲートパターン及び前記第２ゲートパターンの上面に向けて延出して前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第１端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの第１ゲートパターンまたは第２ゲートパターンと接触する第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと第２単位セルとの間の第１セル境界線で前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第２ダミーパターンまたは第１ダミーパターンと接触し、
前記第３単位セルは前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに位置し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線で前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び前記第４活性領域と接触することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは前記第１単位セルから前記第２単位セルに延出して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンとの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項９に記載の半導体装置。
【請求項１】
半導体基板の第１単位セル内に平行に順に位置し、前記第１単位セルの第１端部と接触する第１活性領域及び第２活性領域と、
前記第１活性領域及び前記第２活性領域の間で前記第１活性領域及び前記第２活性領域に平行に順に位置し、前記第１単位セルの前記第１端部から互いに対向して延長する第３活性領域及び第４活性領域と、
前記第１活性領域及び前記第２活性領域に直交しながら前記第１活性領域及び前記第２活性領域の上にそれぞれ位置し、互いに対角線に対向する第１ゲートパターン及び第２ゲートパターンと、
前記第２活性領域及び前記第４活性領域に直交し、前記第２活性領域及び前記第４活性領域の上に前記第１ゲートパターンと同一直線の上に位置する第３ゲートパターンと、
前記第１活性領域及び前記第３活性領域に直交し、前記第１活性領域及び前記第３活性領域の上に前記第２ゲートパターンと同一直線の上に位置する第４ゲートパターンと、
前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触し、前記第１ゲートパターン及び前記第２ゲートパターンから延出して前記第１端部に直交する第２端部とそれぞれ接触し、互いに平行に配置される第１ダミーパターン及び第２ダミーパターンと、
前記第１ダミーパターン及び前記第２ダミーパターンと接触しながら直線をなし、前記第１ダミーパターンから前記第４ゲートパターン間に配置される第１導電パターンと、
を含むことを特徴とする半導体装置。
【請求項２】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンの上面は、前記第１ゲートパターンから前記第４ゲートパターンの上面と同じ高さに位置し、前記第１ダミーパターン及び前記第２ダミーパターンは前記第１ゲートパターン及び前記第２ゲートパターンの側壁とそれぞれ接触しながら互いに平行に対角線に延長することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第２端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの第１ゲートパターンまたは第２ゲートパターンと接触する前記第２単位セルの第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと第２単位セルとの間の第１セル境界線に前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第２または第１ダミーパターンと接触し、
前記第３単位セルは前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに接し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線において前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域と接触することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは前記第１単位セルから前記第２単位セルに延長して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターンの上に位置しながら前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触し、前記第１ダミーパターンは前記第１ゲートパターン及び前記第４ゲートパターンのうちから少なくとも１つの上に、前記第２ダミーパターンは前記第２ゲートパターン及び前記第３ゲートパターンのうちから少なくとも１つの上に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第２端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの前記第１ゲートパターンまたは前記第２ゲートパターンと接触する前記第２単位セルの第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと前記第２単位セルとの間の第１セル境界線において前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第１単位セルの前記第２ダミーパターンまたは前記第１ダミーパターンと接触し、
前記第３単位セルは、前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに接し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線において前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び前記第４活性領域と接触することを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは、前記第１単位セルから前記第２単位セルに延出して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１単位セルの前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターンの間に位置し、前記第１ダミーパターン及び前記第２ダミーパターンは、前記第１ゲートパターンから前記第４ゲートパターン間に前記半導体基板から前記第１ゲートパターンから前記第４ゲートパターンの上面を向けて延長し、前記第１ダミーパターン及び前記第２ダミーパターンは前記第１ゲートパターン及び前記第２ゲートパターンの周辺に前記第１ゲートパターン及び前記第２ゲートパターンの上面から突出し、前記第１ゲートパターン及び前記第２ゲートパターンの上面に向けて延出して前記第１ゲートパターン及び前記第２ゲートパターンとそれぞれ接触することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第１単位セルと接触する第２単位セル及び第３単位セルをさらに含み、
前記第２単位セル及び前記第３単位セルはそれぞれ前記第１単位セルと同一構成要素を有し、前記第２単位セルは前記第１単位セルの前記第１端部のうち１つに接して前記第１単位セルと同一位相を有し、前記第２単位セルの第１ゲートパターンまたは第２ゲートパターンと接触する第１ダミーパターンまたは第２ダミーパターンは前記第１単位セルと第２単位セルとの間の第１セル境界線で前記第１単位セルの前記第２ゲートパターンまたは前記第１ゲートパターンと接触する前記第２ダミーパターンまたは第１ダミーパターンと接触し、
前記第３単位セルは前記第１単位セルの前記第１端部に対して前記第１単位セルとの鏡像関係の形状を有しながら前記第１単位セルの前記第１端部のうち１つに位置し、前記第３単位セル内の第１活性領域、第２活性領域及び第３活性領域、または前記第１活性領域、前記第２活性領域及び第４活性領域は前記第１単位セルと前記第３単位セルとの間の第２セル境界線で前記第１単位セル内の前記第１活性領域、前記第２活性領域及び前記第３活性領域、または前記第１活性領域、前記第２活性領域及び前記第４活性領域と接触することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第３単位セルに位置して前記第１導電パターンに平行に配置される第２導電パターンをさらに含み、
前記第１導電パターンは前記第１単位セルから前記第２単位セルに延出して前記第２単位セルの前記第１ゲートパターンから前記第４ゲートパターンとの間に配置され、前記第２単位セルの前記第１ダミーパターン及び前記第２ダミーパターンと接触し、前記第２導電パターンは前記第１導電パターンと同一形状を有し、前記第３単位セルの第１ゲートパターンから第４ゲートパターンとの間に位置して前記第３単位セルの第１ダミーパターン及び第２ダミーパターンと接触することを特徴とする請求項９に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１１−１６６１３４（Ｐ２０１１−１６６１３４Ａ）
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願番号】特願２０１１−６８９６（Ｐ２０１１−６８９６）
【出願日】平成２３年１月１７日（２０１１．１．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年８月２５日（２０１１．８．２５）
【国際特許分類】
【出願日】平成２３年１月１７日（２０１１．１．１７）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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