炭素ナノチューブ薄膜を利用したＳＲＡＭ
【課題】炭素ナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ ＮａｎｏＴｕｂｅ）薄膜を利用したＳＲＡＭを提供する。
【解決手段】少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭである。
【解決手段】少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、炭素ナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ）薄膜を利用したＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を基にした半導体素子の利点は、高集積、高性能及び低コスト化が可能であるということである。このような利点を元にしてシリコンを基にした半導体素子の微細化工程が続けて発展されてきたが、今後５〜１０年後には、シリコン物質の特性限界及び工程の困難さによって、前記微細化工程がそれ以上発展され難いと予想される。
【０００３】
最近、このような微細化限界を克服する代案の一つとして、ＣＮＴを利用した電子素子の研究が進められている。ＣＮＴの直径は、数ｎｍ（＝１０−９ｍ）レベルであって、非常に小さい。したがって、ＣＮＴを利用すれば、シリコンを基にした微細化工程では達し難い微細なチャンネルを形成できる。また、ＣＮＴは、構造的特徴に起因した優れた物理的特性、例えば、電荷移動度、電流密度、熱伝導度、機械的強度を有しているところ、ＣＮＴを利用する場合、シリコン基板の半導体素子の微細化工程の限界を克服する可能性がある。
【０００４】
しかし、ＣＮＴを電子素子に利用するためには、多様な問題が解決されねばならないが、代表的な問題点としては、ＣＮＴ素材の特性信頼性を確保し難いという点と、所望の位置にＣＮＴを配列し難いという点とである。ＣＮＴ電子素子の場合、ＣＮＴ固有の優れた特性を利用するためには、直径がｎｍレベルである単一壁半導性ＣＮＴを製作せねばならないが、前述したように、チューブ直径の変化に起因した特性変動の制御及び工程が難しくて実用化の障害となってきた。最近では、ＣＮＴを薄膜形態に製作して、これを電子素子として利用する研究が進められてきたが、既存の一体の単一壁ＣＮＴに比べて、電荷移動度（１０〜２００ｃｍ２／Ｖｓ）が低いが、特性安定性に優れており、製作が容易であるという長所がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許第２００８−００３８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、製造工程が相対的に単純で、フレキシブル基板やガラス基板にも形成できるＳＲＡＭを提供することである。
【０００７】
本発明が解決しようとする課題は、ＣＮＴ薄膜からなるインバータを含むＳＲＡＭを提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するために、本発明の一実施形態によるＳＲＡＭは、少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、前記第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも前記第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも前記第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備える。
【０００９】
このようなＳＲＡＭにおいて、前記第１及び第２ＣＮＴインバータは、それぞれ異なる型の２つのＣＮＴトランジスタを備えるか、または同一型の２つのＣＮＴトランジスタを備えうる。この時、前記異なる型のＣＮＴトランジスタは、双極性型（Ａｍｂｉｐｏｌａｒ）ＣＮＴトランジスタでありうる。また、前記同一型のＣＮＴトランジスタは、ｎ型またはｐ型ＣＮＴトランジスタでありうる。
【００１０】
前記第１及び第２ＣＮＴインバータのうち少なくとも一つが前記同一型の２つのＣＮＴトランジスタを備える場合、前記同一型の２つのＣＮＴトランジスタのうち一つは、供給電圧に連結されたソースと前記ソースに連結されたゲートとを有しうる。
【００１１】
前記第１及び第２ＣＮＴインバータの論理しきい電圧Ｖｍは、入力電圧範囲の５０±５％でありうる。また、前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線の接線の傾きが−１である電圧は、０．８Ｖｍと１．２Ｖｍでありうる。
【００１２】
前記第１及び第２ＣＮＴトランジスタのうち少なくとも一つは、基板上に形成された絶縁層と、前記絶縁層上に形成され、相互離隔されたソース及びドレイン電極と、前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備えうる。
【００１３】
前記第１スイッチングトランジスタのゲートは、ワードラインに連結され、前記第１スイッチングトランジスタの入力端は、第１ビットラインに連結され、前記第１スイッチングトランジスタの出力端は、前記第２ＣＮＴインバータの入力端に連結されうる。
【００１４】
前記第２スイッチングトランジスタのゲートは、ワードラインに連結され、前記第２スイッチングトランジスタの入力端は、第２ビットラインに連結され、前記第２スイッチングトランジスタの出力端は、前記第１ＣＮＴインバータの入力端に連結されうる。
【００１５】
本発明の他の実施形態によるＳＲＡＭは、相互連結された少なくとも２つのＣＮＴインバータを備え、それぞれのインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結される。
【００１６】
このようなＳＲＡＭにおいて、前記少なくとも２つのＣＮＴトランジスタは、異なる型のＣＮＴトランジスタまたは同じ型のＣＮＴトランジスタでありうる。また、前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、前述したような構成を有しうる。
【００１７】
また、前記ＳＲＡＭは、前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えうる。
【００１８】
本発明のさらに他の実施形態によるＳＲＡＭは、少なくとも２つのＣＮＴインバータを備え、それぞれのＣＮＴインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結され、前記少なくとも２つのＣＮＴトランジスタは、前記各ＣＮＴインバータがＣＭＯＳ型とエンハンスメントロード型とのインバータのうち一つとなるように配列されている。
【００１９】
このようなＳＲＡＭで、前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つの構成は、前記と同一でありうる。また、前記ＳＲＡＭは、前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えうる。
【発明の効果】
【００２０】
本発明の一実施形態によるＳＲＡＭは、チャンネルがＣＮＴ薄膜で構成されたトランジスタを備える。したがって、既存に一体のＣＮＴを利用する時より、製造工程が非常に容易であり、特性の均一化も高められる。すなわち、同一製造工程で形成されるＳＲＡＭ毎に特性が変わることを最小化できる。
【００２１】
また、一つのＣＮＴ薄膜は、ｎ型及びｐ型特性を共に表す双極特性を有している。本発明の実施形態によるＳＲＡＭは、このようなＣＮＴ薄膜を使用して形成されたＣＭＯＳ型インバータを備えるところ、優れた動作特性を有しうる。
【００２２】
また、ＣＮＴ薄膜を備えるＳＲＡＭは、Ｓｉ基板のＳＲＡＭより低い温度で製作できる。これにより、本発明の一実施形態によるＳＲＡＭは、フレキシブル基板やガラス基板に形成できるところ、広い分野に適用できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態によるＣＮＴを利用したＳＲＡＭの回路図である。
【図２】図１及び図４のＣＮＴインバータに含まれたトランジスタの断面図である。
【図３】図１のＳＲＡＭの動作特性を示すグラフである。
【図４】本発明の他の実施形態によるＣＮＴを利用したＳＲＡＭの回路図である。
【図５】図４のＳＲＡＭの動作特性を示すグラフである。
【図６】図１及び図４のＳＲＡＭのＣＮＴインバータから測定できる電圧遷移特性を示すグラフである。
【発明を実施するための形態】
【００２４】
以下、本発明の一実施形態によるＣＮＴ（ＣＮＴ：Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ）を利用したＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００２５】
図１は、本発明の一実施形態によるＳＲＡＭ（以下、第１ＳＲＡＭ）を示す回路図である。
【００２６】
図１を参照すれば、第１ＳＲＡＭは、第１ないし第６トランジスタＱ１〜Ｑ６を備える。第１及び第２トランジスタＱ１，Ｑ２は、第１インバータ４０を形成するように配列されている。図１に示したように、第１トランジスタＱ１と第２トランジスタＱ２とは、供給電圧ＶＤＤとグラウンドとの間に直列に連結されている。第３及び第４トランジスタＱ３，Ｑ４は、第２インバータ４２を形成するように配列されている。第３トランジスタＱ３と第４トランジスタＱ４とは、供給電圧ＶＤＤとグラウンドとの間に直列に連結されている。第１及び第２インバータ４０，４２は、フリップフロップ回路を形成するように配列されている。すなわち、第１インバータ４０の出力は、第２インバータ４２の入力に連結される。そして、第２インバータ４２の出力は、第１インバータ４０の入力に連結される。図１に示したように、第１インバータ４０と第２インバータ４２とは、供給電圧ＶＤＤとグラウンドとの間に連結される。第５及び第６トランジスタＱ５，Ｑ６は、前記第１ＳＲＡＭでオン／オフスイッチとして寄与する。第５トランジスタＱ５のゲートは、ワードラインＷに連結されている。また、第５トランジスタＱ５の一端またはターミナルは、第１ビットラインＢ１に連結される。第５トランジスタＱ５の他端またはターミナルは、第１インバータ４０の出力及び第２インバータ４２の入力に連結される。第６トランジスタＱ６の一端またはターミナルは、第２ビットラインＢ２に連結される。一方、第６トランジスタＱ６の他端またはターミナルは、第２インバータ４２の出力及び第１インバータ４０の入力に連結される。第６トランジスタＱ６のゲートは、ワードラインＷに連結される。第１ビットラインＢ１がハイならば、第２ビットラインＢ２は、ローとなり、その逆も成立する。例えば、第１ビットラインＢ１に流れる信号値を１とすれば、第２ビットラインＢ２に流れる信号値は、０であり、その逆の場合も成立できる。
【００２７】
第１インバータ４０に備えられた第１及び第２トランジスタＱ１，Ｑ２は、それぞれｎ型トランジスタ及びｐ型トランジスタでありうる。第２インバータ４２に備えられた第３及び第４トランジスタＱ３，Ｑ４も、それぞれｎ型トランジスタ及びｐ型トランジスタでありうる。第１ないし第４トランジスタＱ１〜Ｑ４は、チャンネルが薄膜ＣＮＴで形成されるＣＮＴトランジスタでありうる。したがって、第１及び第２インバータ４０，４２は、ＣＮＴインバータでありうる。薄膜ＣＮＴは、少なくとも２つの単一壁ＣＮＴを含みうる。第１ないし第４トランジスタＱ１〜Ｑ４が、これと同一である場合、供給電圧ＶＤＤによって第１ないし第４トランジスタＱ１〜Ｑ４の型は、変わりうる。例えば、供給電圧ＶＤＤが正電圧である時、第１ないし第４トランジスタＱ１〜Ｑ４は、それぞれ図１に示したように、それぞれｎ型、ｐ型、ｎ型及びｐ型トランジスタの役割を行える。一方、供給電圧ＶＤＤが負電圧である時には、第１ないし第４トランジスタＱ１〜Ｑ４は、それぞれｐ型、ｎ型、ｐ型及びｎ型トランジスタの役割を行える。結果的に、第１及び第２インバータ４０，４２のトランジスタが、図２に示したようなＣＮＴトランジスタである時、第１及び第２インバータ４０，４２のトランジスタは、それぞれ電源電圧ＶＤＤによってＰ型またはＮ型トランジスタとなりうる。すなわち、第１及び第２インバータ４０，４２のトランジスタは、それぞれ双極性型ＣＮＴトランジスタでありうる。これについてのさらに詳細な内容は、特許文献１を参照できる。
【００２８】
図２は、第１ないし第４トランジスタＱ１〜Ｑ４として使われるＣＮＴトランジスタを示す。
【００２９】
図２を参照すれば、基板１０上に絶縁膜１２が形成されている。基板１０は、例えば、シリコン基板またはこれと類似した基板でありうる。絶縁膜１２は、例えば、シリコン酸化膜でありうる。絶縁膜１２上にソース及びドレイン電極２１，２２が存在する。ソース及びドレイン電極２１，２２は、ソース及びドレイン電極２１，２２間の絶縁膜１２上に形成されたＣＮＴチャンネル３０によって相互離隔されている。ＣＮＴチャンネル３０は、複数の単一壁ＣＮＴを含みうる。この場合に、前記複数の単一壁ＣＮＴは、絶縁膜１２上に薄膜状に形成されることもあり、ソース及びドレイン電極２１，２２は、前記薄膜状に形成された複数の単一壁ＣＮＴとオーバーラップされることもある。ＣＮＴチャンネル３０上にゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ソース及びドレイン電極２１，２２とオーバーラップされることもある。ゲート絶縁膜３５は、例えば、アルミニウム酸化膜でありうる。ゲート絶縁膜３５上にゲート電極５０が備えられている。
【００３０】
前記第１ＳＲＡＭは、ＣＮＴ薄膜をチャンネルとして使用するトランジスタを備えるところ、Ｓｉ基板のＳＲＡＭより低い温度で製作できる。したがって、前記第１ＳＲＡＭは、ハード基板はもとより、フレキシブル基板やガラス基板にも形成できるところ、広い分野に適用できる。
【００３１】
図３は、図１に示した第１ＳＲＡＭの動作特性を示す図面であって、第１ＳＲＡＭにデータを記録するための信号を印加した後、電気的に外部と孤立されたＳＲＡＭの動作特性を出力電圧の特性として示す。図３で、第１グラフＧ１は、電気的に孤立されたＳＲＡＭの第１及び第２インバータ４０，４２のうちいずれか一側の出力電圧を表し、第２グラフＧ２は、残りの一側の出力電圧を表すことができる。
【００３２】
図３を参照すれば、前記第１ＳＲＡＭの出力電圧は、ハイ状態（第２プロットＧ２）またはロー状態（第１プロットＧ１）において経時的に維持されている。前記第１ＳＲＡＭの前記ハイ状態とロー状態とは、前記第１ＳＲＡＭに記録されたデータを表している。したがって、図３の結果は、前記第１ＳＲＡＭに記録されたデータが経時的に一定に、または実質的に一定に維持されることを意味する。
【００３３】
図４は、本発明の他の実施形態によるＳＲＡＭ（以下、第２ＳＲＡＭ）を示す回路図である。図４では、便宜上、図１の第５及び第６トランジスタＱ５，Ｑ６は、図示していない。
【００３４】
図４を参照すれば、第２ＳＲＡＭは、第１インバータ６０と第２インバータ７０とを備える。入力信号Ｖｉｎは、第１インバータ６０の入力に印加されうる。一例として、第１インバータ６０の入力端は、前記入力信号Ｖｉｎを発生させるように配列された第１オン／オフスイッチングトランジスタ（図示せず）に連結される。前記第１オン／オフスイッチングトランジスタは、図１の第５トランジスタＱ５に対応できる。第２インバータ７０の出力端は、出力信号Ｖｏｕｔを出力できる。一例として、第２インバータ７０の出力端は、第２オン／オフスイッチングトランジスタ（図示せず）に連結される。前記第２オン／オフスイッチングトランジスタは、図１の第６トランジスタＱ６に対応できる。第１インバータ６０は、第１及び第２トランジスタ６０Ａ，６０Ｂを備えうる。第１及び第２トランジスタ６０Ａ，６０Ｂは、図２に示したＣＮＴトランジスタでありうる。この時、第１及び第２トランジスタ６０Ａ，６０Ｂは、ｎ型ＣＮＴトランジスタでありうる。
【００３５】
第２インバータ７０は、第３及び第４トランジスタ７０Ａ，７０Ｂを備えうる。第３及び第４トランジスタ７０Ａ，７０Ｂは、図２のＣＮＴトランジスタでありうる。この時、第３及び第４トランジスタ７０Ａ，７０Ｂは、ｎ型ＣＮＴトランジスタでありうる。
【００３６】
図４に示したように、第２トランジスタ６０Ｂのゲートは、供給電圧ＶＤＤにも連結された第２トランジスタ６０Ｂのターミナル（例えば、ソース）に連結される。また、第４トランジスタ７０Ｂのゲートは、第４トランジスタ７０Ｂのターミナル（例えば、ソース）に連結される。したがって、第１及び第２インバータ６０，７０は、エンハンスメントロード型インバータとなりうる。第１ないし第４トランジスタ６０Ａ，６０Ｂ，７０Ａ，７０Ｂは、ＣＮＴチャンネルを含むところ、前記第２ＳＲＡＭは、抵抗１個の一般電界効果トランジスタ１個で構成されるレジスタロード型インバータを備える既存のＳＲＡＭに比べて、移動度は高く、消費電力は低い。
【００３７】
図５は、図４に示した第２ＳＲＡＭの動作特性を示した図面であって、入力信号Ｖｉｎの高低による出力信号Ｖｏｕｔの変化を示す。
【００３８】
図５で、第１プロットＧ１１は、入力信号Ｖｉｎの変化を示し、第２プロットＧ２２は、入力信号Ｖｉｎの変化による出力信号Ｖｏｕｔの変化を示す。
【００３９】
第１及び第２グラフＧ１１，Ｇ２２を参照すれば、入力信号Ｖｉｎがハイである時、出力信号Ｖｏｕｔは、ローであり、入力信号Ｖｉｎがローである時、出力信号Ｖｏｕｔは、ハイである。入力信号と出力信号とのこのような関係は、経時的に規則的に反復されつつ、維持される。図５の結果は、入力信号Ｖｉｎの入力位置と関係ない。図５の結果から第２ＳＲＡＭの場合、入力信号Ｖｉｎの入力位置に関係なく、入力信号による出力信号のスイッチング特性は、経時的に維持されることが分かる。
【００４０】
図６は、本発明の第１及び第２ＳＲＡＭのＣＮＴインバータから測定できる電圧遷移特性を示す。
【００４１】
図６で、Ｌ１は、傾きが＋１である直線を表す。Ｖｍは、論理しきい電圧を表す。前記論理しきい電圧は、入力電圧Ｖｉｎがハイなのかローなのかを決定するために使用するしきい電圧である。論理しきい電圧Ｖｍは、電圧遷移特性曲線Ｌ２と傾きが＋１である直線Ｌ１とが出合う電圧を表す。論理しきい電圧Ｖｍの付近で安定的なスイッチング動作を得るために、あるいはスイッチング動作の信頼性を確保するために、論理しきい電圧Ｖｍを特定電圧、すなわち、単一値に設定するより、与えられた範囲を有する電圧に設定できる。例えば、論理しきい電圧Ｖｍを入力電圧Ｖｉｎ（または出力電圧Ｖｏｕｔ）の５０±５％に設定できる。図６のように、入力電圧Ｖｉｎの範囲が０〜２．５Ｖである時、論理しきい電圧Ｖｍは、前記入力電圧Ｖｉｎの範囲の約４５％〜５５％でありうる。この場合に、前記論理しきい電圧Ｖｍは、約１Ｖより高く、約１．５Ｖより低い。
【００４２】
図６で、第１及び第２入力電圧ＶＩＬ，ＶＩＨは、ゲインが１となるポイントの入力電圧に当たる。言い換えれば、第１及び第２入力電圧ＶＩＬ，ＶＩＨは、電圧遷移特性曲線Ｌ２で接線の傾きが−１である地点の入力電圧を表す。電圧遷移特性曲線Ｌ２において、入力電圧が第１入力電圧ＶＩＬより高くなる時、出力電圧Ｖｏｕｔは、急に低くなる。入力電圧Ｖｉｎが第１入力電圧ＶＩＬとなる時、入力電圧Ｖｉｎは、ローからハイになり始める一方、出力電圧Ｖｏｕｔは、ハイからローになり始めることが分かる。そして、入力電圧Ｖｉｎが第２入力電圧ＶＩＨとなるまで、出力電圧Ｖｏｕｔは、急に低下する。入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時、出力電圧Ｖｏｕｔの低下幅は、小さくなり、最終的に、出力電圧Ｖｏｕｔは０となる。したがって、入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時、入力電圧Ｖｉｎは、ハイ（例えば、完全にハイ）となり、出力電圧Ｖｏｕｔは、ロー（例えば、完全にロー）となる。入力電圧Ｖｉｎが第１入力電圧ＶＩＬより高い時、出力電圧Ｖｏｕｔが急に低下するが、出力電圧Ｖｏｕｔが完全にローとなるのは、入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時である。逆に、入力電圧Ｖｉｎが初期にハイである時、出力電圧Ｖｏｕｔはローであり、このように、入力電圧Ｖｉｎが第１入力電圧ＶＩＬより低いかまたは同じとなる時、出力電圧Ｖｏｕｔは、ハイとなる。したがって、入力電圧Ｖｉｎが第１入力電圧ＶＩＬと第２入力電圧ＶＩＨとの間である時には、出力電圧Ｖｏｕｔのハイ、ロー状態は、以前の状態に維持される。第１入力電圧ＶＩＬは、論理しきい電圧Ｖｍより低く、第２入力電圧ＶＩＨは、論理しきい電圧Ｖｍより高い。第１入力電圧ＶＩＬは、例えば、論理しきい電圧Ｖｍの８０％、すなわち、０．８Ｖｍでありうる。そして、第２入力電圧ＶＩＨは、例えば、論理しきい電圧Ｖｍの１２０％、すなわち、１．２Ｖｍでありうる。
【００４３】
前記説明で多くの事項が具体的に記載されているが、それらは、本発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４４】
本発明は、ＳＲＡＭが使われるすべての電子装置に使われうる。
【符号の説明】
【００４５】
４０ 第１インバータ
４２ 第２インバータ
Ｑ１〜Ｑ６ 第１ないし第６トランジスタ
ＶＤＤ 供給電圧
Ｗ ワードライン
Ｂ１，Ｂ２ 第１及び第２ビットライン
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係り、さらに詳細には、炭素ナノチューブ（ＣＮＴ：Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ）薄膜を利用したＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）を基にした半導体素子の利点は、高集積、高性能及び低コスト化が可能であるということである。このような利点を元にしてシリコンを基にした半導体素子の微細化工程が続けて発展されてきたが、今後５〜１０年後には、シリコン物質の特性限界及び工程の困難さによって、前記微細化工程がそれ以上発展され難いと予想される。
【０００３】
最近、このような微細化限界を克服する代案の一つとして、ＣＮＴを利用した電子素子の研究が進められている。ＣＮＴの直径は、数ｎｍ（＝１０−９ｍ）レベルであって、非常に小さい。したがって、ＣＮＴを利用すれば、シリコンを基にした微細化工程では達し難い微細なチャンネルを形成できる。また、ＣＮＴは、構造的特徴に起因した優れた物理的特性、例えば、電荷移動度、電流密度、熱伝導度、機械的強度を有しているところ、ＣＮＴを利用する場合、シリコン基板の半導体素子の微細化工程の限界を克服する可能性がある。
【０００４】
しかし、ＣＮＴを電子素子に利用するためには、多様な問題が解決されねばならないが、代表的な問題点としては、ＣＮＴ素材の特性信頼性を確保し難いという点と、所望の位置にＣＮＴを配列し難いという点とである。ＣＮＴ電子素子の場合、ＣＮＴ固有の優れた特性を利用するためには、直径がｎｍレベルである単一壁半導性ＣＮＴを製作せねばならないが、前述したように、チューブ直径の変化に起因した特性変動の制御及び工程が難しくて実用化の障害となってきた。最近では、ＣＮＴを薄膜形態に製作して、これを電子素子として利用する研究が進められてきたが、既存の一体の単一壁ＣＮＴに比べて、電荷移動度（１０〜２００ｃｍ２／Ｖｓ）が低いが、特性安定性に優れており、製作が容易であるという長所がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許第２００８−００３８８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、製造工程が相対的に単純で、フレキシブル基板やガラス基板にも形成できるＳＲＡＭを提供することである。
【０００７】
本発明が解決しようとする課題は、ＣＮＴ薄膜からなるインバータを含むＳＲＡＭを提供することである。
【課題を解決するための手段】
【０００８】
前記課題を達成するために、本発明の一実施形態によるＳＲＡＭは、少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、少なくとも第２ＣＮＴトランジスタを備え、前記第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、少なくとも前記第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、少なくとも前記第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備える。
【０００９】
このようなＳＲＡＭにおいて、前記第１及び第２ＣＮＴインバータは、それぞれ異なる型の２つのＣＮＴトランジスタを備えるか、または同一型の２つのＣＮＴトランジスタを備えうる。この時、前記異なる型のＣＮＴトランジスタは、双極性型（Ａｍｂｉｐｏｌａｒ）ＣＮＴトランジスタでありうる。また、前記同一型のＣＮＴトランジスタは、ｎ型またはｐ型ＣＮＴトランジスタでありうる。
【００１０】
前記第１及び第２ＣＮＴインバータのうち少なくとも一つが前記同一型の２つのＣＮＴトランジスタを備える場合、前記同一型の２つのＣＮＴトランジスタのうち一つは、供給電圧に連結されたソースと前記ソースに連結されたゲートとを有しうる。
【００１１】
前記第１及び第２ＣＮＴインバータの論理しきい電圧Ｖｍは、入力電圧範囲の５０±５％でありうる。また、前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線の接線の傾きが−１である電圧は、０．８Ｖｍと１．２Ｖｍでありうる。
【００１２】
前記第１及び第２ＣＮＴトランジスタのうち少なくとも一つは、基板上に形成された絶縁層と、前記絶縁層上に形成され、相互離隔されたソース及びドレイン電極と、前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備えうる。
【００１３】
前記第１スイッチングトランジスタのゲートは、ワードラインに連結され、前記第１スイッチングトランジスタの入力端は、第１ビットラインに連結され、前記第１スイッチングトランジスタの出力端は、前記第２ＣＮＴインバータの入力端に連結されうる。
【００１４】
前記第２スイッチングトランジスタのゲートは、ワードラインに連結され、前記第２スイッチングトランジスタの入力端は、第２ビットラインに連結され、前記第２スイッチングトランジスタの出力端は、前記第１ＣＮＴインバータの入力端に連結されうる。
【００１５】
本発明の他の実施形態によるＳＲＡＭは、相互連結された少なくとも２つのＣＮＴインバータを備え、それぞれのインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結される。
【００１６】
このようなＳＲＡＭにおいて、前記少なくとも２つのＣＮＴトランジスタは、異なる型のＣＮＴトランジスタまたは同じ型のＣＮＴトランジスタでありうる。また、前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、前述したような構成を有しうる。
【００１７】
また、前記ＳＲＡＭは、前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えうる。
【００１８】
本発明のさらに他の実施形態によるＳＲＡＭは、少なくとも２つのＣＮＴインバータを備え、それぞれのＣＮＴインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結され、前記少なくとも２つのＣＮＴトランジスタは、前記各ＣＮＴインバータがＣＭＯＳ型とエンハンスメントロード型とのインバータのうち一つとなるように配列されている。
【００１９】
このようなＳＲＡＭで、前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つの構成は、前記と同一でありうる。また、前記ＳＲＡＭは、前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えうる。
【発明の効果】
【００２０】
本発明の一実施形態によるＳＲＡＭは、チャンネルがＣＮＴ薄膜で構成されたトランジスタを備える。したがって、既存に一体のＣＮＴを利用する時より、製造工程が非常に容易であり、特性の均一化も高められる。すなわち、同一製造工程で形成されるＳＲＡＭ毎に特性が変わることを最小化できる。
【００２１】
また、一つのＣＮＴ薄膜は、ｎ型及びｐ型特性を共に表す双極特性を有している。本発明の実施形態によるＳＲＡＭは、このようなＣＮＴ薄膜を使用して形成されたＣＭＯＳ型インバータを備えるところ、優れた動作特性を有しうる。
【００２２】
また、ＣＮＴ薄膜を備えるＳＲＡＭは、Ｓｉ基板のＳＲＡＭより低い温度で製作できる。これにより、本発明の一実施形態によるＳＲＡＭは、フレキシブル基板やガラス基板に形成できるところ、広い分野に適用できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態によるＣＮＴを利用したＳＲＡＭの回路図である。
【図２】図１及び図４のＣＮＴインバータに含まれたトランジスタの断面図である。
【図３】図１のＳＲＡＭの動作特性を示すグラフである。
【図４】本発明の他の実施形態によるＣＮＴを利用したＳＲＡＭの回路図である。
【図５】図４のＳＲＡＭの動作特性を示すグラフである。
【図６】図１及び図４のＳＲＡＭのＣＮＴインバータから測定できる電圧遷移特性を示すグラフである。
【発明を実施するための形態】
【００２４】
以下、本発明の一実施形態によるＣＮＴ（ＣＮＴ：Ｃａｒｂｏｎ Ｎａｎｏ Ｔｕｂｅ）を利用したＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を、添付された図面を参照して詳細に説明する。この過程で、図面に示された層や領域の厚さは、明細書の明確性のために誇張して示した。
【００２５】
図１は、本発明の一実施形態によるＳＲＡＭ（以下、第１ＳＲＡＭ）を示す回路図である。
【００２６】
図１を参照すれば、第１ＳＲＡＭは、第１ないし第６トランジスタＱ１〜Ｑ６を備える。第１及び第２トランジスタＱ１，Ｑ２は、第１インバータ４０を形成するように配列されている。図１に示したように、第１トランジスタＱ１と第２トランジスタＱ２とは、供給電圧ＶＤＤとグラウンドとの間に直列に連結されている。第３及び第４トランジスタＱ３，Ｑ４は、第２インバータ４２を形成するように配列されている。第３トランジスタＱ３と第４トランジスタＱ４とは、供給電圧ＶＤＤとグラウンドとの間に直列に連結されている。第１及び第２インバータ４０，４２は、フリップフロップ回路を形成するように配列されている。すなわち、第１インバータ４０の出力は、第２インバータ４２の入力に連結される。そして、第２インバータ４２の出力は、第１インバータ４０の入力に連結される。図１に示したように、第１インバータ４０と第２インバータ４２とは、供給電圧ＶＤＤとグラウンドとの間に連結される。第５及び第６トランジスタＱ５，Ｑ６は、前記第１ＳＲＡＭでオン／オフスイッチとして寄与する。第５トランジスタＱ５のゲートは、ワードラインＷに連結されている。また、第５トランジスタＱ５の一端またはターミナルは、第１ビットラインＢ１に連結される。第５トランジスタＱ５の他端またはターミナルは、第１インバータ４０の出力及び第２インバータ４２の入力に連結される。第６トランジスタＱ６の一端またはターミナルは、第２ビットラインＢ２に連結される。一方、第６トランジスタＱ６の他端またはターミナルは、第２インバータ４２の出力及び第１インバータ４０の入力に連結される。第６トランジスタＱ６のゲートは、ワードラインＷに連結される。第１ビットラインＢ１がハイならば、第２ビットラインＢ２は、ローとなり、その逆も成立する。例えば、第１ビットラインＢ１に流れる信号値を１とすれば、第２ビットラインＢ２に流れる信号値は、０であり、その逆の場合も成立できる。
【００２７】
第１インバータ４０に備えられた第１及び第２トランジスタＱ１，Ｑ２は、それぞれｎ型トランジスタ及びｐ型トランジスタでありうる。第２インバータ４２に備えられた第３及び第４トランジスタＱ３，Ｑ４も、それぞれｎ型トランジスタ及びｐ型トランジスタでありうる。第１ないし第４トランジスタＱ１〜Ｑ４は、チャンネルが薄膜ＣＮＴで形成されるＣＮＴトランジスタでありうる。したがって、第１及び第２インバータ４０，４２は、ＣＮＴインバータでありうる。薄膜ＣＮＴは、少なくとも２つの単一壁ＣＮＴを含みうる。第１ないし第４トランジスタＱ１〜Ｑ４が、これと同一である場合、供給電圧ＶＤＤによって第１ないし第４トランジスタＱ１〜Ｑ４の型は、変わりうる。例えば、供給電圧ＶＤＤが正電圧である時、第１ないし第４トランジスタＱ１〜Ｑ４は、それぞれ図１に示したように、それぞれｎ型、ｐ型、ｎ型及びｐ型トランジスタの役割を行える。一方、供給電圧ＶＤＤが負電圧である時には、第１ないし第４トランジスタＱ１〜Ｑ４は、それぞれｐ型、ｎ型、ｐ型及びｎ型トランジスタの役割を行える。結果的に、第１及び第２インバータ４０，４２のトランジスタが、図２に示したようなＣＮＴトランジスタである時、第１及び第２インバータ４０，４２のトランジスタは、それぞれ電源電圧ＶＤＤによってＰ型またはＮ型トランジスタとなりうる。すなわち、第１及び第２インバータ４０，４２のトランジスタは、それぞれ双極性型ＣＮＴトランジスタでありうる。これについてのさらに詳細な内容は、特許文献１を参照できる。
【００２８】
図２は、第１ないし第４トランジスタＱ１〜Ｑ４として使われるＣＮＴトランジスタを示す。
【００２９】
図２を参照すれば、基板１０上に絶縁膜１２が形成されている。基板１０は、例えば、シリコン基板またはこれと類似した基板でありうる。絶縁膜１２は、例えば、シリコン酸化膜でありうる。絶縁膜１２上にソース及びドレイン電極２１，２２が存在する。ソース及びドレイン電極２１，２２は、ソース及びドレイン電極２１，２２間の絶縁膜１２上に形成されたＣＮＴチャンネル３０によって相互離隔されている。ＣＮＴチャンネル３０は、複数の単一壁ＣＮＴを含みうる。この場合に、前記複数の単一壁ＣＮＴは、絶縁膜１２上に薄膜状に形成されることもあり、ソース及びドレイン電極２１，２２は、前記薄膜状に形成された複数の単一壁ＣＮＴとオーバーラップされることもある。ＣＮＴチャンネル３０上にゲート絶縁膜３５が形成されている。ゲート絶縁膜３５は、ソース及びドレイン電極２１，２２とオーバーラップされることもある。ゲート絶縁膜３５は、例えば、アルミニウム酸化膜でありうる。ゲート絶縁膜３５上にゲート電極５０が備えられている。
【００３０】
前記第１ＳＲＡＭは、ＣＮＴ薄膜をチャンネルとして使用するトランジスタを備えるところ、Ｓｉ基板のＳＲＡＭより低い温度で製作できる。したがって、前記第１ＳＲＡＭは、ハード基板はもとより、フレキシブル基板やガラス基板にも形成できるところ、広い分野に適用できる。
【００３１】
図３は、図１に示した第１ＳＲＡＭの動作特性を示す図面であって、第１ＳＲＡＭにデータを記録するための信号を印加した後、電気的に外部と孤立されたＳＲＡＭの動作特性を出力電圧の特性として示す。図３で、第１グラフＧ１は、電気的に孤立されたＳＲＡＭの第１及び第２インバータ４０，４２のうちいずれか一側の出力電圧を表し、第２グラフＧ２は、残りの一側の出力電圧を表すことができる。
【００３２】
図３を参照すれば、前記第１ＳＲＡＭの出力電圧は、ハイ状態（第２プロットＧ２）またはロー状態（第１プロットＧ１）において経時的に維持されている。前記第１ＳＲＡＭの前記ハイ状態とロー状態とは、前記第１ＳＲＡＭに記録されたデータを表している。したがって、図３の結果は、前記第１ＳＲＡＭに記録されたデータが経時的に一定に、または実質的に一定に維持されることを意味する。
【００３３】
図４は、本発明の他の実施形態によるＳＲＡＭ（以下、第２ＳＲＡＭ）を示す回路図である。図４では、便宜上、図１の第５及び第６トランジスタＱ５，Ｑ６は、図示していない。
【００３４】
図４を参照すれば、第２ＳＲＡＭは、第１インバータ６０と第２インバータ７０とを備える。入力信号Ｖｉｎは、第１インバータ６０の入力に印加されうる。一例として、第１インバータ６０の入力端は、前記入力信号Ｖｉｎを発生させるように配列された第１オン／オフスイッチングトランジスタ（図示せず）に連結される。前記第１オン／オフスイッチングトランジスタは、図１の第５トランジスタＱ５に対応できる。第２インバータ７０の出力端は、出力信号Ｖｏｕｔを出力できる。一例として、第２インバータ７０の出力端は、第２オン／オフスイッチングトランジスタ（図示せず）に連結される。前記第２オン／オフスイッチングトランジスタは、図１の第６トランジスタＱ６に対応できる。第１インバータ６０は、第１及び第２トランジスタ６０Ａ，６０Ｂを備えうる。第１及び第２トランジスタ６０Ａ，６０Ｂは、図２に示したＣＮＴトランジスタでありうる。この時、第１及び第２トランジスタ６０Ａ，６０Ｂは、ｎ型ＣＮＴトランジスタでありうる。
【００３５】
第２インバータ７０は、第３及び第４トランジスタ７０Ａ，７０Ｂを備えうる。第３及び第４トランジスタ７０Ａ，７０Ｂは、図２のＣＮＴトランジスタでありうる。この時、第３及び第４トランジスタ７０Ａ，７０Ｂは、ｎ型ＣＮＴトランジスタでありうる。
【００３６】
図４に示したように、第２トランジスタ６０Ｂのゲートは、供給電圧ＶＤＤにも連結された第２トランジスタ６０Ｂのターミナル（例えば、ソース）に連結される。また、第４トランジスタ７０Ｂのゲートは、第４トランジスタ７０Ｂのターミナル（例えば、ソース）に連結される。したがって、第１及び第２インバータ６０，７０は、エンハンスメントロード型インバータとなりうる。第１ないし第４トランジスタ６０Ａ，６０Ｂ，７０Ａ，７０Ｂは、ＣＮＴチャンネルを含むところ、前記第２ＳＲＡＭは、抵抗１個の一般電界効果トランジスタ１個で構成されるレジスタロード型インバータを備える既存のＳＲＡＭに比べて、移動度は高く、消費電力は低い。
【００３７】
図５は、図４に示した第２ＳＲＡＭの動作特性を示した図面であって、入力信号Ｖｉｎの高低による出力信号Ｖｏｕｔの変化を示す。
【００３８】
図５で、第１プロットＧ１１は、入力信号Ｖｉｎの変化を示し、第２プロットＧ２２は、入力信号Ｖｉｎの変化による出力信号Ｖｏｕｔの変化を示す。
【００３９】
第１及び第２グラフＧ１１，Ｇ２２を参照すれば、入力信号Ｖｉｎがハイである時、出力信号Ｖｏｕｔは、ローであり、入力信号Ｖｉｎがローである時、出力信号Ｖｏｕｔは、ハイである。入力信号と出力信号とのこのような関係は、経時的に規則的に反復されつつ、維持される。図５の結果は、入力信号Ｖｉｎの入力位置と関係ない。図５の結果から第２ＳＲＡＭの場合、入力信号Ｖｉｎの入力位置に関係なく、入力信号による出力信号のスイッチング特性は、経時的に維持されることが分かる。
【００４０】
図６は、本発明の第１及び第２ＳＲＡＭのＣＮＴインバータから測定できる電圧遷移特性を示す。
【００４１】
図６で、Ｌ１は、傾きが＋１である直線を表す。Ｖｍは、論理しきい電圧を表す。前記論理しきい電圧は、入力電圧Ｖｉｎがハイなのかローなのかを決定するために使用するしきい電圧である。論理しきい電圧Ｖｍは、電圧遷移特性曲線Ｌ２と傾きが＋１である直線Ｌ１とが出合う電圧を表す。論理しきい電圧Ｖｍの付近で安定的なスイッチング動作を得るために、あるいはスイッチング動作の信頼性を確保するために、論理しきい電圧Ｖｍを特定電圧、すなわち、単一値に設定するより、与えられた範囲を有する電圧に設定できる。例えば、論理しきい電圧Ｖｍを入力電圧Ｖｉｎ（または出力電圧Ｖｏｕｔ）の５０±５％に設定できる。図６のように、入力電圧Ｖｉｎの範囲が０〜２．５Ｖである時、論理しきい電圧Ｖｍは、前記入力電圧Ｖｉｎの範囲の約４５％〜５５％でありうる。この場合に、前記論理しきい電圧Ｖｍは、約１Ｖより高く、約１．５Ｖより低い。
【００４２】
図６で、第１及び第２入力電圧ＶＩＬ，ＶＩＨは、ゲインが１となるポイントの入力電圧に当たる。言い換えれば、第１及び第２入力電圧ＶＩＬ，ＶＩＨは、電圧遷移特性曲線Ｌ２で接線の傾きが−１である地点の入力電圧を表す。電圧遷移特性曲線Ｌ２において、入力電圧が第１入力電圧ＶＩＬより高くなる時、出力電圧Ｖｏｕｔは、急に低くなる。入力電圧Ｖｉｎが第１入力電圧ＶＩＬとなる時、入力電圧Ｖｉｎは、ローからハイになり始める一方、出力電圧Ｖｏｕｔは、ハイからローになり始めることが分かる。そして、入力電圧Ｖｉｎが第２入力電圧ＶＩＨとなるまで、出力電圧Ｖｏｕｔは、急に低下する。入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時、出力電圧Ｖｏｕｔの低下幅は、小さくなり、最終的に、出力電圧Ｖｏｕｔは０となる。したがって、入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時、入力電圧Ｖｉｎは、ハイ（例えば、完全にハイ）となり、出力電圧Ｖｏｕｔは、ロー（例えば、完全にロー）となる。入力電圧Ｖｉｎが第１入力電圧ＶＩＬより高い時、出力電圧Ｖｏｕｔが急に低下するが、出力電圧Ｖｏｕｔが完全にローとなるのは、入力電圧Ｖｉｎが第２入力電圧ＶＩＨより高いかまたは同じである時である。逆に、入力電圧Ｖｉｎが初期にハイである時、出力電圧Ｖｏｕｔはローであり、このように、入力電圧Ｖｉｎが第１入力電圧ＶＩＬより低いかまたは同じとなる時、出力電圧Ｖｏｕｔは、ハイとなる。したがって、入力電圧Ｖｉｎが第１入力電圧ＶＩＬと第２入力電圧ＶＩＨとの間である時には、出力電圧Ｖｏｕｔのハイ、ロー状態は、以前の状態に維持される。第１入力電圧ＶＩＬは、論理しきい電圧Ｖｍより低く、第２入力電圧ＶＩＨは、論理しきい電圧Ｖｍより高い。第１入力電圧ＶＩＬは、例えば、論理しきい電圧Ｖｍの８０％、すなわち、０．８Ｖｍでありうる。そして、第２入力電圧ＶＩＨは、例えば、論理しきい電圧Ｖｍの１２０％、すなわち、１．２Ｖｍでありうる。
【００４３】
前記説明で多くの事項が具体的に記載されているが、それらは、本発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求の範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４４】
本発明は、ＳＲＡＭが使われるすべての電子装置に使われうる。
【符号の説明】
【００４５】
４０ 第１インバータ
４２ 第２インバータ
Ｑ１〜Ｑ６ 第１ないし第６トランジスタ
ＶＤＤ 供給電圧
Ｗ ワードライン
Ｂ１，Ｂ２ 第１及び第２ビットライン
【特許請求の範囲】
【請求項１】
少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、
少なくとも第２ＣＮＴトランジスタを備え、前記第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、
少なくとも前記第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、
少なくとも前記第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭ。
【請求項２】
前記第１及び第２ＣＮＴインバータは、それぞれ異なる型のＣＮＴトランジスタ２個を備えるか、または同一型のＣＮＴトランジスタ２個を備えることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項３】
前記異なる型のＣＮＴトランジスタは、双極性型ＣＮＴトランジスタであることを特徴とする請求項２に記載のＳＲＡＭ。
【請求項４】
前記同一型のＣＮＴトランジスタは、ｎ型またはｐ型ＣＮＴトランジスタであることを特徴とする請求項２に記載のＳＲＡＭ。
【請求項５】
前記第１及び第２ＣＮＴインバータのうち少なくとも一つが前記同一型のＣＮＴトランジスタ２個を備える場合、前記同一型のＣＮＴトランジスタ２個のうち一つは、供給電圧に連結されたソースと前記ソースに連結されたゲートとを有することを特徴とする請求項１に記載のＳＲＡＭ。
【請求項６】
前記第１及び第２ＣＮＴインバータの論理しきい電圧Ｖｍは、入力電圧の範囲の５０±５％であることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項７】
前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線で接線の傾きが−１である電圧が、０．８Ｖｍと１．２Ｖｍであることを特徴とする請求項６に記載のＳＲＡＭ。
【請求項８】
前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線で接線の傾きが−１である電圧が、０．８Ｖｍと１．２Ｖｍとであることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項９】
前記第１及び第２ＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項１０】
前記第１スイッチングトランジスタのゲートは、ワードラインに連結され、前記第１スイッチングトランジスタの入力端は、第１ビットラインに連結され、前記第１スイッチングトランジスタの出力端は、前記第２ＣＮＴインバータの入力端に連結されることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項１１】
前記第２スイッチングトランジスタのゲートは、ワードラインに連結され、前記第２スイッチングトランジスタの入力端は、第２ビットラインに連結され、前記第２スイッチングトランジスタの出力端は、前記第１ＣＮＴインバータの入力端に連結されることを特徴とする請求項１０に記載のＳＲＡＭ。
【請求項１２】
相互連結された少なくとも２つのＣＮＴインバータを備え、それぞれのインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結されたＳＲＡＭ。
【請求項１３】
前記少なくとも２つのＣＮＴトランジスタは、異なる型のＣＮＴトランジスタであることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１４】
前記少なくとも２つのＣＮＴトランジスタは、同じ型のＣＮＴトランジスタであることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１５】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１６】
前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、
前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１７】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１６に記載のＳＲＡＭ。
【請求項１８】
少なくとも２つのＣＮＴインバータを備え、それぞれのＣＮＴインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結され、前記少なくとも２つのＣＮＴトランジスタは、前記各ＣＮＴインバータがＣＭＯＳ型及びエンハンスメントロード型のインバータのうち一つとなるように配列されたＳＲＡＭ。
【請求項１９】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースとドレイン電極との間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１８に記載のＳＲＡＭ。
【請求項２０】
前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、
前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えることを特徴とする請求項１８に記載のＳＲＡＭ。
【請求項１】
少なくとも第１ＣＮＴトランジスタを備える第１ＣＮＴインバータと、
少なくとも第２ＣＮＴトランジスタを備え、前記第１ＣＮＴインバータに連結された第２ＣＮＴインバータと、
少なくとも前記第１ＣＮＴインバータに連結された第１スイッチングトランジスタと、
少なくとも前記第２ＣＮＴインバータに連結された第２スイッチングトランジスタと、を備えるＳＲＡＭ。
【請求項２】
前記第１及び第２ＣＮＴインバータは、それぞれ異なる型のＣＮＴトランジスタ２個を備えるか、または同一型のＣＮＴトランジスタ２個を備えることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項３】
前記異なる型のＣＮＴトランジスタは、双極性型ＣＮＴトランジスタであることを特徴とする請求項２に記載のＳＲＡＭ。
【請求項４】
前記同一型のＣＮＴトランジスタは、ｎ型またはｐ型ＣＮＴトランジスタであることを特徴とする請求項２に記載のＳＲＡＭ。
【請求項５】
前記第１及び第２ＣＮＴインバータのうち少なくとも一つが前記同一型のＣＮＴトランジスタ２個を備える場合、前記同一型のＣＮＴトランジスタ２個のうち一つは、供給電圧に連結されたソースと前記ソースに連結されたゲートとを有することを特徴とする請求項１に記載のＳＲＡＭ。
【請求項６】
前記第１及び第２ＣＮＴインバータの論理しきい電圧Ｖｍは、入力電圧の範囲の５０±５％であることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項７】
前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線で接線の傾きが−１である電圧が、０．８Ｖｍと１．２Ｖｍであることを特徴とする請求項６に記載のＳＲＡＭ。
【請求項８】
前記第１及び第２ＣＮＴインバータはいずれも、電圧遷移特性曲線で接線の傾きが−１である電圧が、０．８Ｖｍと１．２Ｖｍとであることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項９】
前記第１及び第２ＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項１０】
前記第１スイッチングトランジスタのゲートは、ワードラインに連結され、前記第１スイッチングトランジスタの入力端は、第１ビットラインに連結され、前記第１スイッチングトランジスタの出力端は、前記第２ＣＮＴインバータの入力端に連結されることを特徴とする請求項１に記載のＳＲＡＭ。
【請求項１１】
前記第２スイッチングトランジスタのゲートは、ワードラインに連結され、前記第２スイッチングトランジスタの入力端は、第２ビットラインに連結され、前記第２スイッチングトランジスタの出力端は、前記第１ＣＮＴインバータの入力端に連結されることを特徴とする請求項１０に記載のＳＲＡＭ。
【請求項１２】
相互連結された少なくとも２つのＣＮＴインバータを備え、それぞれのインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結されたＳＲＡＭ。
【請求項１３】
前記少なくとも２つのＣＮＴトランジスタは、異なる型のＣＮＴトランジスタであることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１４】
前記少なくとも２つのＣＮＴトランジスタは、同じ型のＣＮＴトランジスタであることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１５】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１６】
前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、
前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えることを特徴とする請求項１２に記載のＳＲＡＭ。
【請求項１７】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースと前記ドレインとの間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１６に記載のＳＲＡＭ。
【請求項１８】
少なくとも２つのＣＮＴインバータを備え、それぞれのＣＮＴインバータは、少なくとも２つのＣＮＴトランジスタを備え、前記少なくとも２つのＣＮＴトランジスタは、供給電圧とグラウンドとの間に直列に連結され、前記少なくとも２つのＣＮＴトランジスタは、前記各ＣＮＴインバータがＣＭＯＳ型及びエンハンスメントロード型のインバータのうち一つとなるように配列されたＳＲＡＭ。
【請求項１９】
前記少なくとも２つのＣＮＴトランジスタのうち少なくとも一つは、
基板上に形成された絶縁層と、
前記絶縁層上に形成されて相互離隔されたソース及びドレイン電極と、
前記ソースとドレイン電極との間に形成されたＣＮＴチャンネルと、
前記ＣＮＴチャンネルと前記ソース及びドレイン電極との上に形成され、前記ソース及びドレイン電極と部分的に重畳されるゲート絶縁層と、
前記ゲート絶縁層上に形成されたゲート電極と、を備えることを特徴とする請求項１８に記載のＳＲＡＭ。
【請求項２０】
前記少なくとも２つのＣＮＴインバータのうちの一方に連結された第１スイッチングトランジスタと、
前記少なくとも２つのＣＮＴインバータのうちの他方に連結された第２スイッチングトランジスタと、をさらに備えることを特徴とする請求項１８に記載のＳＲＡＭ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−１９２９０１（Ｐ２０１０−１９２９０１Ａ）
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願番号】特願２０１０−３３５８９（Ｐ２０１０−３３５８９）
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【出願人】（５０７０７６９３１）成均▲館▼大學校 産學協力團 (12)
【Ｆターム（参考）】
【公開日】平成２２年９月２日（２０１０．９．２）
【国際特許分類】
【出願日】平成２２年２月１８日（２０１０．２．１８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【出願人】（５０７０７６９３１）成均▲館▼大學校 産學協力團 (12)
【Ｆターム（参考）】
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