デュアル技術トランジスタを用いた低リーク高性能スタティックランダムアクセスメモリセル
メモリセルは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は、薄い機能性ゲート酸化膜を用いて作られている。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してスタティックランダムアクセスメモリ(SRAM)セルの設計に関し、詳細には、デュアル技術トランジスタ(dual-technology transistor)を用いて性能および電力特性の向上を達成する設計に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ(SRAM)セルは、多くのメモリの基本的な構成要素である。図1に示されている例示的な従来の6-トランジスタ(6T)SRAMセルは、2つの交差結合(cross-coupled)インバータを具備し、各インバータは直列に接続されたPチャネル電界効果トランジスタ(PFET)とNチャネル電界効果トランジスタ(NFET)を具備し、6T SRAMセルに1ビットのデータを記憶させることができる。6T SRAMセルはまた、その6T SRAMセルからデータを読み出し、そのセルにデータを書き込むことができる2つのNFETパスゲートトランジスタ(pass-gate transistor)を具備する。従来のメモリ回路は、個々の6T SRAMセルを複数組み込むことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
6T SRAMセルを用いるメモリは、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、および他の集積回路のキャッシュメモリとして一般に使われている。半導体プロセスがますます小さな最小加工寸法(minimum feature size)になるにつれて、6T SRAMセルの性能が、その6T SRAMセルを用いるメモリに依存する集積回路の性能ほど大きく常に向上するわけではない。したがって、SRAMセルの性能を向上させることが望ましい。性能を向上させるために用いられる従来技術の1つは、6T SRAMセルを、図2に示されているような8-トランジスタ(8T)SRAMセルと取り替えることである。図2に示されている8T SRAMセルには、その8T SRAMセルに記憶されるビットデータ用に、読出し経路および書込み経路が別々に設けられる。8T SRAMセルでは、追加した2つのトランジスタによってリーク電力が増える代わりに性能が向上する。
【０００４】
さらに、集積回路の全エネルギー使用量を減らすために、リーク電力を低減することが望ましい。キャッシュメモリは一般に、集積回路全体の多くの部分に相当し、またSRAMセルがキャッシュメモリの多くの部分に相当するため、SRAMセルのリーク電力、またそれによって集積回路全体のリーク電力を低減できることが特に望ましい。
【０００５】
したがって、SRAMセルの性能を向上させるとともに、SRAMセルのリークを低減する技術を開発することが望ましい。
【課題を解決するための手段】
【０００６】
本発明の第1の実施形態では、メモリセルは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は、薄い機能性ゲート酸化膜を用いて作られている。
【０００７】
本発明の第2の実施形態では、メモリセルは、第1および第2のNFET、ならびに第1および第2のPFETを具備する。第1および第2のNFETのソース端子はグラウンド電位に結合しており、第1および第2のPFETのソース端子は第1の電位に結合している。第1のNFETのゲート端子は第1のPFETのゲート端子に結合しており、第2のNFETのゲート端子は第2のPFETのゲート端子に結合している。第1のNFETのドレイン端子は第1のPFETのドレイン端子に結合しており、第2のNFETのドレイン端子は第2のPFETのドレイン端子に結合している。第1のNFETおよび第1のPFETのゲート端子は、第2のNFETおよび第2のPFETのドレイン端子に結合しており、第2のNFETおよび第2のPFETのゲート端子は、第1のNFETおよび第1のPFETのドレイン端子に結合している。メモリセルは、第3および第4のNFETをさらに具備する。第3および第4のNFETのゲート端子は互いに結合しており、書込みワード線に結合するように構成されている。第3および第4のNFETのソース端子はそれぞれ、一対の相補書込みビット線の一方に結合するように構成されている。第3のNFETのドレイン端子は、第1のNFETおよび第1のPFETのゲート端子に結合しており、第4のNFETのドレイン端子は第2のNFETおよび第2のPFETのゲート端子に結合している。メモリセルは、第5および第6のNFETをさらに具備する。第5のNFETのソース端子はグラウンド電位に結合している。第5のNFETのゲート端子は、第1のNFETおよび第1のPFETのドレイン端子に結合している。第5のNFETのドレイン端子は、第6のNFETのソース端子に結合している。第6のNFETのゲート端子は、読出しワード線に結合するように構成されている。第6のNFETのドレイン端子は、読出しビット線に結合するように構成されている。
【０００８】
本発明の第3の実施形態では、メモリアレイが複数のメモリセルを具備する。複数のメモリセルの少なくとも1つは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は薄い機能性ゲート酸化膜を用いて作られている。
【０００９】
本願明細書の教示に関する実施形態によってもたらされる利点の1つは、メモリセルの読出し経路における高性能トランジスタの使用によって、メモリ性能を向上することである。別の利点は、高性能が有利ではないメモリセルの部分における低リークトランジスタの使用によって、メモリセルのリーク電力が低減することである。
【００１０】
本願明細書の教示に関する他の実施形態が、これらの教示に関する様々な実施形態が例示される以下の詳細な説明から、当業者には明白となることが分かる。理解されるように、本願明細書における教示は、これらの教示の趣旨および範囲から逸脱することなく、他の異なる実施形態を可能とする。したがって、図面および詳細な説明は、本質的には例示するものとみなされるべきであって、限定するものとみなされるべきではない。
【００１１】
添付図面において、本開示の教示に関する様々な態様を、限定としてではなく例として示す。
【図面の簡単な説明】
【００１２】
【図１】従来の6T SRAMセルの概略図である。
【図２】従来の8T SRAMセルの概略図である。
【図３】本開示の教示による8T SRAMセルの概略図である。
【図４】本開示の教示を取り入れているメモリアレイのブロック図である。
【図５】本開示の実施形態を有利に用いることができる例示的無線通信システムを示すブロック図である。
【発明を実施するための形態】
【００１３】
添付図面に関連して以下に述べる詳細な説明は、本開示の教示に関する様々な例示的実施形態の説明を意図しており、且つこのような教示が実施され得る実施形態だけを示すことを意図していない。この詳細な説明には、限定としてではなく例示として、本教示を十分に理解してもらうための具体的な詳細が含まれる。本開示の教示が様々な方法で実施され得ることは、当業者には明白である。いくつかの例では、本開示の概念を不明瞭にすることのないように、周知の構造および構成要素はブロック図の形式で示されている。
【００１４】
図3は、本開示の教示による8-トランジスタスタティックランダムアクセスメモリ(8T SRAM)セル300の概略図である。8T SRAMセル300は、記憶素子302、書込み回路304、および読出し回路306を具備する。図3に示されている8T SRAMセル300は、単一の記憶素子302、書込み回路304、および読出し回路306を有するが、複数の記憶素子、書込み回路、および読出し回路を用いる他の構成に本開示の教示が有利に用いられ得ることを当業者は理解できる。
【００１５】
一実施形態では、トリプルゲート酸化膜(TGO)製造プロセスが、8T SRAMセル300の作製に用いられる。TGO製造プロセスは、性能特性が異なる3種類のトランジスタゲート酸化膜層を、モノリシック集積回路ダイ上に備える。所与の集積回路ダイで得られる、一般に最も厚いゲート酸化膜であるI/Oゲート酸化膜は、集積回路ダイへの入力用回路、および集積回路ダイからの出力用回路のトランジスタ(I/Oデバイス)用に用いられる。2つの機能性ゲート酸化膜は、両方ともI/Oゲート酸化膜よりも一般に薄く、集積回路ダイのその他のデバイス(機能デバイス)用に一般に用いられる。厚い機能性ゲート酸化膜は、性能が低下する代わりに低リークをもたらす。薄い機能性ゲート酸化膜は、リークが増える代わりに性能の向上をもたらす。
【００１６】
8T SRAMセル300が動作している間、記憶素子302におけるデバイスの少なくとも一部はターンオンし、それによって常時リークすることになる。一実施形態では、記憶素子302におけるデバイスは、厚い機能性ゲート酸化膜を用いて作ることができる。これによって、記憶素子302における低リークがもたらされ、それにより8T SRAMセル300の消費電力が低減される。記憶素子302におけるデバイスの少なくとも一部は連続的な動作を行うため、他の機能性ゲート酸化膜層に比べてリーク電力の低減を実現することができる。
【００１７】
一実施形態では、記憶素子302は、厚い機能性ゲート酸化膜のPFET350および352が厚い機能性ゲート酸化膜のNFET354および356に結合しているように本願明細書で示されている交差結合インバータを具備し、その交差結合インバータは、グラウンド電位340と第1の電位342との間で結合している。この記憶素子は、1ビットの情報およびその補数をノード358および360で記憶することができる。本実施形態は交差結合インバータに関するが、情報を静的に記憶する他の方法にも本開示の教示が当てはまることを、当業者は理解できる。
【００１８】
書込み回路304では高速動作できることが必要とされない場合があるため、薄い機能性ゲート酸化膜を用いて書込み回路304のデバイスを作ることは有益ではない。一実施形態では、書込み回路304におけるデバイスの少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られる。したがって、書込み回路304によって消費される電力リークが低減し、それによって8T SRAMセル300の消費電力が低減される。しかし、供給電圧が低いときに、書込み回路304におけるデバイスの少なくとも一部に厚い機能性ゲート酸化膜が用いられると、書込み性能が容認できないほど低下し、書込みの安定性が劣化する場合がある。このような設計において、書込み回路304の性能および安定性を改善するために、書込みワード線324は、ドライバ回路380によって駆動されるように構成されてもよい。ドライバ回路380は、第1の電位342よりも高い第2の電位390に結合しており、またグラウンド電位340にも結合している。
【００１９】
一実施形態では、書込み回路304は、厚い機能性ゲート酸化膜を用いて作られているNFET326および328を具備する。書込み回路304は、相補書込みビット線320および322の値をノード358および360に書き込むことができるように、NFET326および328を制御するように構成された書込みワード線324をさらに具備する。上記実施形態では、NFETパスゲート書込み回路構成を説明したが、他のタイプの書込み回路が、本開示の教示の範囲から逸脱することなく用いられ得ることを当業者は理解できる。
【００２０】
読出し回路306は、記憶素子302に記憶されたビットデータを読み出すことができるように記憶素子302に結合されているNFET334および336を具備する。読出し回路306は、NFET334を制御するように構成された読出しワード線332、およびNFET334に結合した読出しビット線330をさらに具備する。NFET336は、NFET334とグラウンド電位340との間に結合しており、且つノード360によって制御される。読出しワード線332および読出しビット線330は、ノード360に記憶された論理値の論理補数を読出しビット線330で表すことができるように選択的に制御され得る。当業者は、本開示の教示の範囲から逸脱することなく、他の読出し回路構成を用いることができる点を理解できる。
【００２１】
一実施形態では、読出し回路306におけるNFET334および336は、薄い機能性ゲート酸化膜を用いて作られている。このことによって、8T SRAMセル300からの読出し動作に対する性能の向上がもたらされ、この性能の向上は、読出し動作が一般にメモリ動作の制約要因であるために有利となる。しかし、読出し回路306において薄い機能性ゲート酸化膜を用いるとリークが増える場合がある。読出し回路306におけるリークを低減するために、他の技術の使用が有利であることがある。例えば、読出し回路の少なくとも一部にソースバイアスをかけて、読出し回路306のデバイスをより効果的にターンオフすることができる。また、フッタデバイス(footer device)(図示せず)を読出し回路306に加えて、読出し回路306のその他の部分をグラウンド電位340から切断できるようにすることも可能である。
【００２２】
例示的な45nmのTGOプロセスでは、第1の電位は0.9ボルトであり、且つ第2の電位は1.1ボルトである。しかし、本開示の教示から逸脱することなく他の電圧を用いることができる。さらに、第1の電位342および第2の電位390の両方を、可変電圧供給部であるように構成してもよい。例えば、第1の電位342は、8T SRAMセル300を組み込んでいるデバイスの動作モードに応じて、0.6ボルトから0.9ボルトの間で変更することができる。
【００２３】
本実施形態では、記憶素子302および書込み回路304における全てのデバイスは厚い機能性ゲート酸化膜からなり、且つ読出し回路306における全てのデバイスは薄い機能性ゲート酸化膜からなる。しかし、記憶素子302および書込み回路304における全てのデバイスが厚い機能性ゲート酸化膜を用いて作られておらず、また、読出し回路306における全てのデバイスが薄い機能性ゲート酸化膜を用いて作られていない場合でも、消費電力または性能におけるいくつかの利点の実現が可能であることを当業者は理解できる。例えば、読出し動作の間に消費電力を低減することが特に有利である用途では、NFET336のゲートが記憶素子に直接結合しているためにNFET336のスイッチングが頻繁に起こる可能性が低いことから、電力を低減するために厚い機能性ゲート酸化膜を用いて読出し回路306のNFET336を作ることができる。このような用途では、NFET334は、いくつかの性能の利点を維持するために薄い機能性ゲート酸化膜を用いて作られることになる。
【００２４】
図4は、本開示の教示を取り入れているメモリアレイ400のブロック図である。このメモリアレイは、先に説明した本開示の教示を取り入れている図3に示した例示的8T SRAMセルをm行n列有するメモリセルアレイ402を具備する。8T SRAMセル450、460、および470はそれぞれ、このアレイの(1,n)セル、(m,n)セル、および(m,1)セルを表す。各行は、書込みワード線412に結合した書込みワード線ドライバ410、および読出しワード線422に結合した読出しワード線ドライバ420を具備する。書込みワード線412および読出しワード線422の両方は、例えば、メモリセル(1,n)から(m,n)を表すセル450から460である、その行を構成する各メモリセルに結合している。各列は、書込みビット線430および読出しビット線440を具備する。書込みビット線430および読出しビット線440の両方は、例えば、メモリセル(m,n)から(m,1)を表すセル460から470であるようなその行を構成する各メモリセルに結合されている。
【００２５】
本開示の教示を有利に用いることができるメモリアレイ構成物の例としては、限定されないが、キャッシュメモリまたはオフチップメモリ(off-chip memory)が挙げられる。このようなキャッシュメモリまたはオフチップメモリは、携帯電話、携帯情報端末(PDA)、またはラップトップコンピュータなどの民生用電子機器に組み込むことができる。
【００２６】
本開示による8T SRAMセル300のリークを、当技術分野において従来知られている8T SRAMセルのリークと比べると(また、各SRAMセルにおける個々のデバイスが同一の寸法を有すると仮定すると)、リークの著しい低減を達成することができる。シミュレーションでは、95〜98%の範囲でリークの低減がみられた。しかし、本開示の8T SRAMセル300において厚いゲート酸化膜のデバイスを用いると、セルの性能の低下を招くことがある。本開示の教示によってもたらされる省電力化と、より大きなメモリ構造において許容できるレベルの性能との両方を実現するために、8T SRAMセル300の個々のデバイスを当技術分野で既に知られているSRAMセルのデバイスよりも大きくすることができる。通常は、デバイスのサイズが増すにつれて個々の8T SRAMセル300のサイズが大きくなり、このサイズがチップ面積の増大と消費電力の増加につながるため、デバイスを大きくすることは好ましい手法ではない。しかし、所望の性能目標を達成するために8T SRAMセル300の個々のデバイスのサイズを変更した後でも、本開示の教示を利用することによって、リーク電力の大幅な低減を依然として実現することができる。上記のようなサイズ変更を考慮したシミュレーションでは、50〜75%の範囲でリーク電力の低減がみられた。
【００２７】
本開示の教示は、電力を低減する他の技術と有利に組み合わせることができる。例えば、読出しビット線および書込みビット線の両方が実際に使用されていない間は、それらを切断するか、または「浮いた状態にする(float)」ことができる。
【００２８】
図5は、本開示の実施形態を有利に用いることができる例示的無線通信システム500を示すブロック図である。例示のために、図5は、3つのリモートユニット520、530、および550、ならびに2つの基地局540を示す。一般的な無線通信システムは、より多くのリモートユニットと基地局を有し得ることが理解されるであろう。リモートユニット520、530、および550は、本願明細書において開示された回路を具備するICデバイス525A、525B、および525Cを具備する。また、基地局、スイッチング装置、およびネットワーク機器を含む、ICを搭載している任意のデバイスが、本願明細書において開示された回路を具備することができる点が理解されるであろう。図5は、基地局540からリモートユニット520、530、および550への順方向リンク信号580、ならびにリモートユニット520、530、および550から基地局540への逆方向リンク信号590を示す。
【００２９】
図5では、リモートユニット520が移動電話として示されており、リモートユニット530がポータブルコンピュータとして示されており、またリモートユニット550がワイヤレスローカルループシステムにおける固定ロケーションリモートユニットとして示されている。例えば、リモートユニットは、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ表示機器などの固定ロケーションデータユニットであってもよい。図5は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的に図示されたユニットに限定されない。本開示は、集積回路を具備する任意のデバイスにおいて好適に用いることができる。
【００３０】
本開示の教示はSRAMセルに関連して開示されているが、様々な実装形態が本願明細書における教示および以下に続く特許請求の範囲と矛盾することなく当業者によって用いられ得ることを理解できる。
【符号の説明】
【００３１】
300 8-トランジスタスタティックランダムアクセスメモリ(8T SRAM)セル
302 記憶素子
304 書込み回路
306 読出し回路
320 相補書込みビット線
322 相補書込みビット線
324 書込みワード線
326 NFET (N-channel Field Effect Transistor)
328 NFET
330 読出しビット線
332 読出しワード線
334 NFET
336 NFET
340 グラウンド電位
342 第1の電位
350 PFET (P-channel Field Effect Transistor)
352 PFET
354 NFET
356 NFET
358 ノード
360 ノード
380 ドライバ回路
390 第2の電位
400 メモリアレイ
402 メモリセルアレイ
410 書込みワード線ドライバ
412 書込みワード線
420 読出しワード線ドライバ
422 読出しワード線
430 書込みビット線
440 読出しビット線
450 8T SRAMセル
460 8T SRAMセル
470 8T SRAMセル
500 例示的無線通信システム
520 リモートユニット
525A ICデバイス
525B ICデバイス
525C ICデバイス
530 リモートユニット
540 基地局
550 リモートユニット
580 順方向リンク信号
590 逆方向リンク信号
【技術分野】
【０００１】
本開示は、概してスタティックランダムアクセスメモリ(SRAM)セルの設計に関し、詳細には、デュアル技術トランジスタ(dual-technology transistor)を用いて性能および電力特性の向上を達成する設計に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ(SRAM)セルは、多くのメモリの基本的な構成要素である。図1に示されている例示的な従来の6-トランジスタ(6T)SRAMセルは、2つの交差結合(cross-coupled)インバータを具備し、各インバータは直列に接続されたPチャネル電界効果トランジスタ(PFET)とNチャネル電界効果トランジスタ(NFET)を具備し、6T SRAMセルに1ビットのデータを記憶させることができる。6T SRAMセルはまた、その6T SRAMセルからデータを読み出し、そのセルにデータを書き込むことができる2つのNFETパスゲートトランジスタ(pass-gate transistor)を具備する。従来のメモリ回路は、個々の6T SRAMセルを複数組み込むことができる。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
6T SRAMセルを用いるメモリは、マイクロプロセッサ、デジタル信号プロセッサ(DSP)、および他の集積回路のキャッシュメモリとして一般に使われている。半導体プロセスがますます小さな最小加工寸法(minimum feature size)になるにつれて、6T SRAMセルの性能が、その6T SRAMセルを用いるメモリに依存する集積回路の性能ほど大きく常に向上するわけではない。したがって、SRAMセルの性能を向上させることが望ましい。性能を向上させるために用いられる従来技術の1つは、6T SRAMセルを、図2に示されているような8-トランジスタ(8T)SRAMセルと取り替えることである。図2に示されている8T SRAMセルには、その8T SRAMセルに記憶されるビットデータ用に、読出し経路および書込み経路が別々に設けられる。8T SRAMセルでは、追加した2つのトランジスタによってリーク電力が増える代わりに性能が向上する。
【０００４】
さらに、集積回路の全エネルギー使用量を減らすために、リーク電力を低減することが望ましい。キャッシュメモリは一般に、集積回路全体の多くの部分に相当し、またSRAMセルがキャッシュメモリの多くの部分に相当するため、SRAMセルのリーク電力、またそれによって集積回路全体のリーク電力を低減できることが特に望ましい。
【０００５】
したがって、SRAMセルの性能を向上させるとともに、SRAMセルのリークを低減する技術を開発することが望ましい。
【課題を解決するための手段】
【０００６】
本発明の第1の実施形態では、メモリセルは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は、薄い機能性ゲート酸化膜を用いて作られている。
【０００７】
本発明の第2の実施形態では、メモリセルは、第1および第2のNFET、ならびに第1および第2のPFETを具備する。第1および第2のNFETのソース端子はグラウンド電位に結合しており、第1および第2のPFETのソース端子は第1の電位に結合している。第1のNFETのゲート端子は第1のPFETのゲート端子に結合しており、第2のNFETのゲート端子は第2のPFETのゲート端子に結合している。第1のNFETのドレイン端子は第1のPFETのドレイン端子に結合しており、第2のNFETのドレイン端子は第2のPFETのドレイン端子に結合している。第1のNFETおよび第1のPFETのゲート端子は、第2のNFETおよび第2のPFETのドレイン端子に結合しており、第2のNFETおよび第2のPFETのゲート端子は、第1のNFETおよび第1のPFETのドレイン端子に結合している。メモリセルは、第3および第4のNFETをさらに具備する。第3および第4のNFETのゲート端子は互いに結合しており、書込みワード線に結合するように構成されている。第3および第4のNFETのソース端子はそれぞれ、一対の相補書込みビット線の一方に結合するように構成されている。第3のNFETのドレイン端子は、第1のNFETおよび第1のPFETのゲート端子に結合しており、第4のNFETのドレイン端子は第2のNFETおよび第2のPFETのゲート端子に結合している。メモリセルは、第5および第6のNFETをさらに具備する。第5のNFETのソース端子はグラウンド電位に結合している。第5のNFETのゲート端子は、第1のNFETおよび第1のPFETのドレイン端子に結合している。第5のNFETのドレイン端子は、第6のNFETのソース端子に結合している。第6のNFETのゲート端子は、読出しワード線に結合するように構成されている。第6のNFETのドレイン端子は、読出しビット線に結合するように構成されている。
【０００８】
本発明の第3の実施形態では、メモリアレイが複数のメモリセルを具備する。複数のメモリセルの少なくとも1つは、記憶素子、記憶素子に結合した書込み回路、および記憶素子に結合した読出し回路を具備する。記憶素子の少なくとも一部、および書込み回路の少なくとも一部は厚い機能性ゲート酸化膜を用いて作られており、読出し回路の少なくとも一部は薄い機能性ゲート酸化膜を用いて作られている。
【０００９】
本願明細書の教示に関する実施形態によってもたらされる利点の1つは、メモリセルの読出し経路における高性能トランジスタの使用によって、メモリ性能を向上することである。別の利点は、高性能が有利ではないメモリセルの部分における低リークトランジスタの使用によって、メモリセルのリーク電力が低減することである。
【００１０】
本願明細書の教示に関する他の実施形態が、これらの教示に関する様々な実施形態が例示される以下の詳細な説明から、当業者には明白となることが分かる。理解されるように、本願明細書における教示は、これらの教示の趣旨および範囲から逸脱することなく、他の異なる実施形態を可能とする。したがって、図面および詳細な説明は、本質的には例示するものとみなされるべきであって、限定するものとみなされるべきではない。
【００１１】
添付図面において、本開示の教示に関する様々な態様を、限定としてではなく例として示す。
【図面の簡単な説明】
【００１２】
【図１】従来の6T SRAMセルの概略図である。
【図２】従来の8T SRAMセルの概略図である。
【図３】本開示の教示による8T SRAMセルの概略図である。
【図４】本開示の教示を取り入れているメモリアレイのブロック図である。
【図５】本開示の実施形態を有利に用いることができる例示的無線通信システムを示すブロック図である。
【発明を実施するための形態】
【００１３】
添付図面に関連して以下に述べる詳細な説明は、本開示の教示に関する様々な例示的実施形態の説明を意図しており、且つこのような教示が実施され得る実施形態だけを示すことを意図していない。この詳細な説明には、限定としてではなく例示として、本教示を十分に理解してもらうための具体的な詳細が含まれる。本開示の教示が様々な方法で実施され得ることは、当業者には明白である。いくつかの例では、本開示の概念を不明瞭にすることのないように、周知の構造および構成要素はブロック図の形式で示されている。
【００１４】
図3は、本開示の教示による8-トランジスタスタティックランダムアクセスメモリ(8T SRAM)セル300の概略図である。8T SRAMセル300は、記憶素子302、書込み回路304、および読出し回路306を具備する。図3に示されている8T SRAMセル300は、単一の記憶素子302、書込み回路304、および読出し回路306を有するが、複数の記憶素子、書込み回路、および読出し回路を用いる他の構成に本開示の教示が有利に用いられ得ることを当業者は理解できる。
【００１５】
一実施形態では、トリプルゲート酸化膜(TGO)製造プロセスが、8T SRAMセル300の作製に用いられる。TGO製造プロセスは、性能特性が異なる3種類のトランジスタゲート酸化膜層を、モノリシック集積回路ダイ上に備える。所与の集積回路ダイで得られる、一般に最も厚いゲート酸化膜であるI/Oゲート酸化膜は、集積回路ダイへの入力用回路、および集積回路ダイからの出力用回路のトランジスタ(I/Oデバイス)用に用いられる。2つの機能性ゲート酸化膜は、両方ともI/Oゲート酸化膜よりも一般に薄く、集積回路ダイのその他のデバイス(機能デバイス)用に一般に用いられる。厚い機能性ゲート酸化膜は、性能が低下する代わりに低リークをもたらす。薄い機能性ゲート酸化膜は、リークが増える代わりに性能の向上をもたらす。
【００１６】
8T SRAMセル300が動作している間、記憶素子302におけるデバイスの少なくとも一部はターンオンし、それによって常時リークすることになる。一実施形態では、記憶素子302におけるデバイスは、厚い機能性ゲート酸化膜を用いて作ることができる。これによって、記憶素子302における低リークがもたらされ、それにより8T SRAMセル300の消費電力が低減される。記憶素子302におけるデバイスの少なくとも一部は連続的な動作を行うため、他の機能性ゲート酸化膜層に比べてリーク電力の低減を実現することができる。
【００１７】
一実施形態では、記憶素子302は、厚い機能性ゲート酸化膜のPFET350および352が厚い機能性ゲート酸化膜のNFET354および356に結合しているように本願明細書で示されている交差結合インバータを具備し、その交差結合インバータは、グラウンド電位340と第1の電位342との間で結合している。この記憶素子は、1ビットの情報およびその補数をノード358および360で記憶することができる。本実施形態は交差結合インバータに関するが、情報を静的に記憶する他の方法にも本開示の教示が当てはまることを、当業者は理解できる。
【００１８】
書込み回路304では高速動作できることが必要とされない場合があるため、薄い機能性ゲート酸化膜を用いて書込み回路304のデバイスを作ることは有益ではない。一実施形態では、書込み回路304におけるデバイスの少なくとも一部は、厚い機能性ゲート酸化膜を用いて作られる。したがって、書込み回路304によって消費される電力リークが低減し、それによって8T SRAMセル300の消費電力が低減される。しかし、供給電圧が低いときに、書込み回路304におけるデバイスの少なくとも一部に厚い機能性ゲート酸化膜が用いられると、書込み性能が容認できないほど低下し、書込みの安定性が劣化する場合がある。このような設計において、書込み回路304の性能および安定性を改善するために、書込みワード線324は、ドライバ回路380によって駆動されるように構成されてもよい。ドライバ回路380は、第1の電位342よりも高い第2の電位390に結合しており、またグラウンド電位340にも結合している。
【００１９】
一実施形態では、書込み回路304は、厚い機能性ゲート酸化膜を用いて作られているNFET326および328を具備する。書込み回路304は、相補書込みビット線320および322の値をノード358および360に書き込むことができるように、NFET326および328を制御するように構成された書込みワード線324をさらに具備する。上記実施形態では、NFETパスゲート書込み回路構成を説明したが、他のタイプの書込み回路が、本開示の教示の範囲から逸脱することなく用いられ得ることを当業者は理解できる。
【００２０】
読出し回路306は、記憶素子302に記憶されたビットデータを読み出すことができるように記憶素子302に結合されているNFET334および336を具備する。読出し回路306は、NFET334を制御するように構成された読出しワード線332、およびNFET334に結合した読出しビット線330をさらに具備する。NFET336は、NFET334とグラウンド電位340との間に結合しており、且つノード360によって制御される。読出しワード線332および読出しビット線330は、ノード360に記憶された論理値の論理補数を読出しビット線330で表すことができるように選択的に制御され得る。当業者は、本開示の教示の範囲から逸脱することなく、他の読出し回路構成を用いることができる点を理解できる。
【００２１】
一実施形態では、読出し回路306におけるNFET334および336は、薄い機能性ゲート酸化膜を用いて作られている。このことによって、8T SRAMセル300からの読出し動作に対する性能の向上がもたらされ、この性能の向上は、読出し動作が一般にメモリ動作の制約要因であるために有利となる。しかし、読出し回路306において薄い機能性ゲート酸化膜を用いるとリークが増える場合がある。読出し回路306におけるリークを低減するために、他の技術の使用が有利であることがある。例えば、読出し回路の少なくとも一部にソースバイアスをかけて、読出し回路306のデバイスをより効果的にターンオフすることができる。また、フッタデバイス(footer device)(図示せず)を読出し回路306に加えて、読出し回路306のその他の部分をグラウンド電位340から切断できるようにすることも可能である。
【００２２】
例示的な45nmのTGOプロセスでは、第1の電位は0.9ボルトであり、且つ第2の電位は1.1ボルトである。しかし、本開示の教示から逸脱することなく他の電圧を用いることができる。さらに、第1の電位342および第2の電位390の両方を、可変電圧供給部であるように構成してもよい。例えば、第1の電位342は、8T SRAMセル300を組み込んでいるデバイスの動作モードに応じて、0.6ボルトから0.9ボルトの間で変更することができる。
【００２３】
本実施形態では、記憶素子302および書込み回路304における全てのデバイスは厚い機能性ゲート酸化膜からなり、且つ読出し回路306における全てのデバイスは薄い機能性ゲート酸化膜からなる。しかし、記憶素子302および書込み回路304における全てのデバイスが厚い機能性ゲート酸化膜を用いて作られておらず、また、読出し回路306における全てのデバイスが薄い機能性ゲート酸化膜を用いて作られていない場合でも、消費電力または性能におけるいくつかの利点の実現が可能であることを当業者は理解できる。例えば、読出し動作の間に消費電力を低減することが特に有利である用途では、NFET336のゲートが記憶素子に直接結合しているためにNFET336のスイッチングが頻繁に起こる可能性が低いことから、電力を低減するために厚い機能性ゲート酸化膜を用いて読出し回路306のNFET336を作ることができる。このような用途では、NFET334は、いくつかの性能の利点を維持するために薄い機能性ゲート酸化膜を用いて作られることになる。
【００２４】
図4は、本開示の教示を取り入れているメモリアレイ400のブロック図である。このメモリアレイは、先に説明した本開示の教示を取り入れている図3に示した例示的8T SRAMセルをm行n列有するメモリセルアレイ402を具備する。8T SRAMセル450、460、および470はそれぞれ、このアレイの(1,n)セル、(m,n)セル、および(m,1)セルを表す。各行は、書込みワード線412に結合した書込みワード線ドライバ410、および読出しワード線422に結合した読出しワード線ドライバ420を具備する。書込みワード線412および読出しワード線422の両方は、例えば、メモリセル(1,n)から(m,n)を表すセル450から460である、その行を構成する各メモリセルに結合している。各列は、書込みビット線430および読出しビット線440を具備する。書込みビット線430および読出しビット線440の両方は、例えば、メモリセル(m,n)から(m,1)を表すセル460から470であるようなその行を構成する各メモリセルに結合されている。
【００２５】
本開示の教示を有利に用いることができるメモリアレイ構成物の例としては、限定されないが、キャッシュメモリまたはオフチップメモリ(off-chip memory)が挙げられる。このようなキャッシュメモリまたはオフチップメモリは、携帯電話、携帯情報端末(PDA)、またはラップトップコンピュータなどの民生用電子機器に組み込むことができる。
【００２６】
本開示による8T SRAMセル300のリークを、当技術分野において従来知られている8T SRAMセルのリークと比べると(また、各SRAMセルにおける個々のデバイスが同一の寸法を有すると仮定すると)、リークの著しい低減を達成することができる。シミュレーションでは、95〜98%の範囲でリークの低減がみられた。しかし、本開示の8T SRAMセル300において厚いゲート酸化膜のデバイスを用いると、セルの性能の低下を招くことがある。本開示の教示によってもたらされる省電力化と、より大きなメモリ構造において許容できるレベルの性能との両方を実現するために、8T SRAMセル300の個々のデバイスを当技術分野で既に知られているSRAMセルのデバイスよりも大きくすることができる。通常は、デバイスのサイズが増すにつれて個々の8T SRAMセル300のサイズが大きくなり、このサイズがチップ面積の増大と消費電力の増加につながるため、デバイスを大きくすることは好ましい手法ではない。しかし、所望の性能目標を達成するために8T SRAMセル300の個々のデバイスのサイズを変更した後でも、本開示の教示を利用することによって、リーク電力の大幅な低減を依然として実現することができる。上記のようなサイズ変更を考慮したシミュレーションでは、50〜75%の範囲でリーク電力の低減がみられた。
【００２７】
本開示の教示は、電力を低減する他の技術と有利に組み合わせることができる。例えば、読出しビット線および書込みビット線の両方が実際に使用されていない間は、それらを切断するか、または「浮いた状態にする(float)」ことができる。
【００２８】
図5は、本開示の実施形態を有利に用いることができる例示的無線通信システム500を示すブロック図である。例示のために、図5は、3つのリモートユニット520、530、および550、ならびに2つの基地局540を示す。一般的な無線通信システムは、より多くのリモートユニットと基地局を有し得ることが理解されるであろう。リモートユニット520、530、および550は、本願明細書において開示された回路を具備するICデバイス525A、525B、および525Cを具備する。また、基地局、スイッチング装置、およびネットワーク機器を含む、ICを搭載している任意のデバイスが、本願明細書において開示された回路を具備することができる点が理解されるであろう。図5は、基地局540からリモートユニット520、530、および550への順方向リンク信号580、ならびにリモートユニット520、530、および550から基地局540への逆方向リンク信号590を示す。
【００２９】
図5では、リモートユニット520が移動電話として示されており、リモートユニット530がポータブルコンピュータとして示されており、またリモートユニット550がワイヤレスローカルループシステムにおける固定ロケーションリモートユニットとして示されている。例えば、リモートユニットは、携帯電話、携帯用パーソナル通信システム(PCS)ユニット、携帯情報端末などのポータブルデータユニット、またはメータ表示機器などの固定ロケーションデータユニットであってもよい。図5は、本開示の教示によるリモートユニットを示すが、本開示は、これらの例示的に図示されたユニットに限定されない。本開示は、集積回路を具備する任意のデバイスにおいて好適に用いることができる。
【００３０】
本開示の教示はSRAMセルに関連して開示されているが、様々な実装形態が本願明細書における教示および以下に続く特許請求の範囲と矛盾することなく当業者によって用いられ得ることを理解できる。
【符号の説明】
【００３１】
300 8-トランジスタスタティックランダムアクセスメモリ(8T SRAM)セル
302 記憶素子
304 書込み回路
306 読出し回路
320 相補書込みビット線
322 相補書込みビット線
324 書込みワード線
326 NFET (N-channel Field Effect Transistor)
328 NFET
330 読出しビット線
332 読出しワード線
334 NFET
336 NFET
340 グラウンド電位
342 第1の電位
350 PFET (P-channel Field Effect Transistor)
352 PFET
354 NFET
356 NFET
358 ノード
360 ノード
380 ドライバ回路
390 第2の電位
400 メモリアレイ
402 メモリセルアレイ
410 書込みワード線ドライバ
412 書込みワード線
420 読出しワード線ドライバ
422 読出しワード線
430 書込みビット線
440 読出しビット線
450 8T SRAMセル
460 8T SRAMセル
470 8T SRAMセル
500 例示的無線通信システム
520 リモートユニット
525A ICデバイス
525B ICデバイス
525C ICデバイス
530 リモートユニット
540 基地局
550 リモートユニット
580 順方向リンク信号
590 逆方向リンク信号
【特許請求の範囲】
【請求項１】
記憶素子と、
前記記憶素子に結合した書込み回路と、
前記記憶素子に結合した読出し回路と
を具備するメモリセルであって、
前記記憶素子の少なくとも一部、および前記書込み回路の少なくとも一部が厚い機能性ゲート酸化膜を用いて作られており、前記読出し回路の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られていることを特徴とするメモリセル。
【請求項２】
前記書込み回路が書込みワード線を具備し、前記書込みワード線が第1の電位に結合するように構成されており、前記書込み回路のその他の部分、前記読出し回路、および前記記憶素子が前記第1の電位とは異なる第2の電位に結合するように構成されていることを特徴とする請求項1に記載のメモリセル。
【請求項３】
前記第1の電位が変化するように構成されていることを特徴とする請求項2に記載のメモリセル。
【請求項４】
前記第2の電位が変化するように構成されていることを特徴とする請求項2に記載のメモリセル。
【請求項５】
前記厚い機能性ゲート酸化膜が、前記薄い機能性ゲート酸化膜よりも低いリークをもたらすことを特徴とする請求項1に記載のメモリセル。
【請求項６】
前記薄い機能性ゲート酸化膜が、前記厚い機能性ゲート酸化膜よりも高い性能をもたらすことを特徴とする請求項1に記載のメモリセル。
【請求項７】
書込み動作が行われていないときに浮いた状態になるように構成された書込みビット線をさらに具備することを特徴とする請求項1に記載の書込み回路。
【請求項８】
前記読出し回路が読出しビット線を具備することを特徴とする請求項1に記載のメモリセル。
【請求項９】
前記読出しビット線が、読出し動作が行われていないときに浮いた状態になるように構成されていることを特徴とする請求項8に記載のメモリセル。
【請求項１０】
前記読出し回路がフッタデバイスをさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１１】
前記フッタデバイスが、グラウンド電位と前記読出し回路のその他の部分との間に結合していることを特徴とする請求項10に記載のメモリセル。
【請求項１２】
前記読出し回路の少なくとも一部にソースバイアスがかけられていることを特徴とする請求項1に記載のメモリセル。
【請求項１３】
前記記憶素子に結合した複数の書込み回路をさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１４】
前記記憶素子に結合した複数の読出し回路をさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１５】
マイクロプロセッサ、デジタル信号プロセッサ、およびメモリアレイからなる群のうち1つに配置されていることを特徴とする請求項1に記載のメモリセル。
【請求項１６】
第1および第2のNFET、ならびに第1および第2のPFETを具備する記憶素子であって、各NFETのソース端子がグラウンド電位に結合しており、各PFETのソース端子が第1の電位に結合しており、前記第1のNFETのゲート端子が前記第1のPFETのゲート端子に結合しており、前記第2のNFETのゲート端子が前記第2のPFETのゲート端子に結合しており、前記第1のNFETのドレイン端子が前記第1のPFETのドレイン端子に結合しており、前記第2のNFETのドレイン端子が前記第2のPFETのドレイン端子に結合しており、前記第1のNFETおよび前記第1のPFETのゲート端子が前記第2のNFETおよび前記第2のPFETのドレイン端子に結合しており、前記第2のNFETおよび前記第2のPFETのゲート端子が前記第1のNFETおよび前記第1のPFETのドレイン端子に結合している、記憶素子と、
第3および第4のNFETを具備する書込み回路であって、前記第3および前記第4のNFETのゲート端子が互いに結合し、書込みワード線に結合するように構成されており、前記第3および前記第4のNFETのソース端子が一対の相補ビット線の一方に結合するようにそれぞれ構成されており、前記第3のNFETのドレイン端子が前記第1のNFETおよび前記第1のPFETのゲート端子に結合しており、前記第4のNFETのドレイン端子が前記第2のNFETおよび前記第2のPFETのゲート端子に結合している、書込み回路と、
第5および第6のNFETを具備する読出し回路であって、前記第5のNFETのソース端子が前記グラウンド電位に結合しており、前記第5のNFETのゲート端子が前記第1のNFETおよび前記第1のPFETのドレイン端子に結合しており、前記第5のNFETのドレイン端子が前記第6のNFETのソース端子に結合しており、前記第6のNFETのゲート端子が読出しワード線に結合するように構成されており、前記第6のNFETのドレイン端子が読出しビット線に結合するように構成されている、読出し回路と
を具備することを特徴とするメモリセル。
【請求項１７】
データ記憶手段と、
前記データ記憶手段にデータを書き込む手段と、
前記データ記憶手段からデータを読み出す手段と
を具備するメモリセルであって、
前記データを書き込む手段は、前記データ記憶手段に結合しており、
前記データを読み出す手段は、前記データ記憶手段に結合しており、
前記データ記憶手段の少なくとも一部、および前記データ書込み手段の少なくとも一部が、厚い機能性ゲート酸化膜を用いて作られており、前記データ読出し手段の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られていることを特徴とするメモリセル。
【請求項１８】
少なくとも1つのメモリセルが、
記憶素子と、
前記記憶素子に結合した書込み回路と、
前記記憶素子に結合した読出し回路と
を具備し、
前記記憶素子の少なくとも一部、および前記書込み回路の少なくとも一部が厚い機能性ゲート酸化膜を用いて作られており、前記読出し回路の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られている
複数のメモリセルを具備することを特徴とするメモリアレイ。
【請求項１９】
前記書込み回路が書込みワード線をさらに具備し、
前記書込みワード線が第1の電位に結合するように構成されており、前記書込み回路のその他の部分、前記読出し回路、および前記記憶素子が第2の電位に結合するように構成されていることを特徴とする請求項18に記載のメモリアレイ。
【請求項２０】
マイクロプロセッサ、デジタル信号プロセッサ、およびメモリからなる群のうち1つに配置されていることを特徴とする請求項18に記載のメモリアレイ。
【請求項１】
記憶素子と、
前記記憶素子に結合した書込み回路と、
前記記憶素子に結合した読出し回路と
を具備するメモリセルであって、
前記記憶素子の少なくとも一部、および前記書込み回路の少なくとも一部が厚い機能性ゲート酸化膜を用いて作られており、前記読出し回路の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られていることを特徴とするメモリセル。
【請求項２】
前記書込み回路が書込みワード線を具備し、前記書込みワード線が第1の電位に結合するように構成されており、前記書込み回路のその他の部分、前記読出し回路、および前記記憶素子が前記第1の電位とは異なる第2の電位に結合するように構成されていることを特徴とする請求項1に記載のメモリセル。
【請求項３】
前記第1の電位が変化するように構成されていることを特徴とする請求項2に記載のメモリセル。
【請求項４】
前記第2の電位が変化するように構成されていることを特徴とする請求項2に記載のメモリセル。
【請求項５】
前記厚い機能性ゲート酸化膜が、前記薄い機能性ゲート酸化膜よりも低いリークをもたらすことを特徴とする請求項1に記載のメモリセル。
【請求項６】
前記薄い機能性ゲート酸化膜が、前記厚い機能性ゲート酸化膜よりも高い性能をもたらすことを特徴とする請求項1に記載のメモリセル。
【請求項７】
書込み動作が行われていないときに浮いた状態になるように構成された書込みビット線をさらに具備することを特徴とする請求項1に記載の書込み回路。
【請求項８】
前記読出し回路が読出しビット線を具備することを特徴とする請求項1に記載のメモリセル。
【請求項９】
前記読出しビット線が、読出し動作が行われていないときに浮いた状態になるように構成されていることを特徴とする請求項8に記載のメモリセル。
【請求項１０】
前記読出し回路がフッタデバイスをさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１１】
前記フッタデバイスが、グラウンド電位と前記読出し回路のその他の部分との間に結合していることを特徴とする請求項10に記載のメモリセル。
【請求項１２】
前記読出し回路の少なくとも一部にソースバイアスがかけられていることを特徴とする請求項1に記載のメモリセル。
【請求項１３】
前記記憶素子に結合した複数の書込み回路をさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１４】
前記記憶素子に結合した複数の読出し回路をさらに具備することを特徴とする請求項1に記載のメモリセル。
【請求項１５】
マイクロプロセッサ、デジタル信号プロセッサ、およびメモリアレイからなる群のうち1つに配置されていることを特徴とする請求項1に記載のメモリセル。
【請求項１６】
第1および第2のNFET、ならびに第1および第2のPFETを具備する記憶素子であって、各NFETのソース端子がグラウンド電位に結合しており、各PFETのソース端子が第1の電位に結合しており、前記第1のNFETのゲート端子が前記第1のPFETのゲート端子に結合しており、前記第2のNFETのゲート端子が前記第2のPFETのゲート端子に結合しており、前記第1のNFETのドレイン端子が前記第1のPFETのドレイン端子に結合しており、前記第2のNFETのドレイン端子が前記第2のPFETのドレイン端子に結合しており、前記第1のNFETおよび前記第1のPFETのゲート端子が前記第2のNFETおよび前記第2のPFETのドレイン端子に結合しており、前記第2のNFETおよび前記第2のPFETのゲート端子が前記第1のNFETおよび前記第1のPFETのドレイン端子に結合している、記憶素子と、
第3および第4のNFETを具備する書込み回路であって、前記第3および前記第4のNFETのゲート端子が互いに結合し、書込みワード線に結合するように構成されており、前記第3および前記第4のNFETのソース端子が一対の相補ビット線の一方に結合するようにそれぞれ構成されており、前記第3のNFETのドレイン端子が前記第1のNFETおよび前記第1のPFETのゲート端子に結合しており、前記第4のNFETのドレイン端子が前記第2のNFETおよび前記第2のPFETのゲート端子に結合している、書込み回路と、
第5および第6のNFETを具備する読出し回路であって、前記第5のNFETのソース端子が前記グラウンド電位に結合しており、前記第5のNFETのゲート端子が前記第1のNFETおよび前記第1のPFETのドレイン端子に結合しており、前記第5のNFETのドレイン端子が前記第6のNFETのソース端子に結合しており、前記第6のNFETのゲート端子が読出しワード線に結合するように構成されており、前記第6のNFETのドレイン端子が読出しビット線に結合するように構成されている、読出し回路と
を具備することを特徴とするメモリセル。
【請求項１７】
データ記憶手段と、
前記データ記憶手段にデータを書き込む手段と、
前記データ記憶手段からデータを読み出す手段と
を具備するメモリセルであって、
前記データを書き込む手段は、前記データ記憶手段に結合しており、
前記データを読み出す手段は、前記データ記憶手段に結合しており、
前記データ記憶手段の少なくとも一部、および前記データ書込み手段の少なくとも一部が、厚い機能性ゲート酸化膜を用いて作られており、前記データ読出し手段の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られていることを特徴とするメモリセル。
【請求項１８】
少なくとも1つのメモリセルが、
記憶素子と、
前記記憶素子に結合した書込み回路と、
前記記憶素子に結合した読出し回路と
を具備し、
前記記憶素子の少なくとも一部、および前記書込み回路の少なくとも一部が厚い機能性ゲート酸化膜を用いて作られており、前記読出し回路の少なくとも一部が薄い機能性ゲート酸化膜を用いて作られている
複数のメモリセルを具備することを特徴とするメモリアレイ。
【請求項１９】
前記書込み回路が書込みワード線をさらに具備し、
前記書込みワード線が第1の電位に結合するように構成されており、前記書込み回路のその他の部分、前記読出し回路、および前記記憶素子が第2の電位に結合するように構成されていることを特徴とする請求項18に記載のメモリアレイ。
【請求項２０】
マイクロプロセッサ、デジタル信号プロセッサ、およびメモリからなる群のうち1つに配置されていることを特徴とする請求項18に記載のメモリアレイ。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公表番号】特表２０１２−５１６０５８（Ｐ２０１２−５１６０５８Ａ）
【公表日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願番号】特願２０１１−５４８１００（Ｐ２０１１−５４８１００）
【出願日】平成２２年１月２１日（２０１０．１．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２１６５２
【国際公開番号】ＷＯ２０１０／０８５５６０
【国際公開日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
【公表日】平成２４年７月１２日（２０１２．７．１２）
【国際特許分類】
【出願日】平成２２年１月２１日（２０１０．１．２１）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０２１６５２
【国際公開番号】ＷＯ２０１０／０８５５６０
【国際公開日】平成２２年７月２９日（２０１０．７．２９）
【出願人】（５０７３６４８３８）クアルコム，インコーポレイテッド (446)
【Ｆターム（参考）】
[ Back to top ]