【課題】 本発明の目的は、リソグラフィー技術の限界を破ることのできる、微細な細線構造を備えた集積回路装置、特に集積記憶装置の製造方法を提供することにある。
【解決手段】 基板上に、絶縁体で分離された複数の素子を、第一の方向において５０ｎｍ以下のピッチで配置し、第二の方向では前記ピッチの１．２倍以上かつ２倍以下のピッチで配置し、前記複数の素子が接続する下配線を用いて複数の素子に電位を付与して、素子表面に電解メッキ法により金属ドットを成長させて、第二の方向に並ぶ複数の素子に接続する金属配線を形成する工程を備えることを特徴とする集積回路装置の製造方法。 （もっと読む）

１つの実施の形態は、集積回路（ＩＣ）（１００）の少なくとも１つの部品を保護するためのシステムを提供する。システムは、ＩＣの端子と少なくとも１つの部品（１０８）との間に電気的に接続された切断要素（１０４）を含む。切断要素は、端子から少なくとも１つの部品に電気信号が伝搬するのを許容する第１の状態と、端子を少なくとも１つの部品から電気的に切断する高インピーダンス状態に対応する第２の状態とを有するように構成される。制御システム（１１０）は、少なくとも１つの予め決められた起動条件に基づいて、切断要素を第１の状態から第２の状態に遷移させるように構成される。
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【課題】接着特性が優秀な低誘電膜を形成するためのスピンオンガラス組成物、その製造方法、及びそれを用いた多孔性シリコン酸化膜の形成方法を提供する。
【解決手段】構造式１を有する３〜２０質量％のシルセスキオキサンオリゴマー、３〜２０質量％の気孔生成剤、及び残余の溶媒を含むスピンオンガラス組成物。そして、前記多孔性シリコン酸化膜を形成するために、前記スピンオンガラス組成物を基板上に塗布してスピンオンガラス薄膜を形成した後、前記薄膜を硬化して多孔性シリコン酸化膜を形成する。したがって、前記多孔性シリコン酸化膜は、接着特性が優秀であるのみならず、後続工程で過剰エッチングを招かない。
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【課題】カップリングによる電圧の上昇を低減させる不揮発性半導体メモリ装置のレイアウトを提供する。
【解決手段】本発明の不揮発性半導体メモリ装置のレイアウトは、左右方向に隣り合って配置される第１および第２レイアウトグループを含む。前記第１および第２レイアウトグループそれぞれは、多数のページバッファと、多数の分離素子と、多数の連結ノードと、多数のビットラインとを備える。前記特定のページバッファに対して最も遠い距離に位置する前記分離素子に対応する前記連結ノードは、最も下方に配置されるページバッファに連結される。隣接するビットラインのキャパシタンスにカップリングされる連結ノードのキャパシタンスの比を大幅増加させる。したがって、カップリングによる連結ノードの電圧の上昇を低減する。これにより、連結ノードに連結される遮断素子が破壊される危険が減少する。 （もっと読む）

本発明は、一般に、メモリ素子の側壁スペーサを製造する方法及びかかる側壁スペーサを有するメモリ素子に関する。一実施形態では、この方法は、第１の厚さを有する第１の側壁スペーサをメモリ素子中のワード線構造体に隣接して形成し、第１の厚さよりも大きな第２の厚さを有する第２の側壁スペーサを少なくとも１つの周辺回路中のトランジスタ構造体に隣接して形成し、第１の側壁スペーサ及び第２の側壁スペーサが、単一のスペーサ材料層を構成する材料から成るようにすることによって、メモリアレイ及び少なくとも１つの周辺回路で構成されたメモリ素子の側壁スペーサを形成する方法である。例示の一実施形態では、メモリ素子は、複数のワード線構造体で構成されたメモリアレイを有し、複数のワード線構造体の各々に隣接して第１の側壁スペーサが形成され、第１の側壁スペーサは、第１の厚さを有し、メモリ素子は、少なくとも１つのトランジスタで構成された周辺回路を更に有し、少なくとも１つのトランジスタに隣接して第２の側壁スペーサが形成され、第２の側壁スペーサは、第１の厚さよりも大きな第２の厚さを有し、第１の側壁スペーサ及び第２の側壁スペーサは、単一のスペーサ材料層を構成する材料から成る。
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集積回路に用いるための、小さく高密度に間隔をあけた孔もしくは支柱の配列を形成するための方法を開示する。高密度に充填された構成物を形成するために、様々なパターン転写ステップ、および、エッチングステップを、ピッチ減少化技術と組み合わせて用いることができる。一つの層に統合することができる、交差し引き伸ばされた構成物のピッチが減少しているパターンの重ね合わせたものを形成するために、従来のフォトリソグラフィーステップをピッチ減少化技術と組み合わせて用いることができる。 （もっと読む）

【課題】 情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制して、適正な特性の記憶素子を製造することを可能にする記憶素子の製造方法を提供する。
【解決手段】 第１の電極２及び第２の電極５の間に記憶用薄膜４が挟まれて構成され、この記憶用薄膜４が酸化物層を含んで成り、この記憶用薄膜４内もしくは記憶用薄膜４と接している層に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子１０を製造する際に、記憶用薄膜４の界面を大気に露出させることなく、記憶素子１０を構成する積層膜２，３，４，５を形成する。 （もっと読む）

【課題】 情報の記録及び読み出し及び書き込みにおける閾値電圧等の特性のばらつきを抑制して、適正な特性の記憶素子を製造することを可能にする記憶素子の製造方法を提供する。
【解決手段】 第１の電極１及び第２の電極４の間に記憶用薄膜２が挟まれて構成され、この記憶用薄膜２が希土類酸化物層を有して成り、この記憶用薄膜２内もしくは記憶用薄膜２と接している層３に、Ａｇ，Ｃｕ，Ｚｎから選ばれる、いずれかの元素が含まれている記憶素子１０を製造する際に、反応性スパッタ法により記憶用薄膜２を形成する。 （もっと読む）

【課題】高速動作及び３Ｄ化が可能なメカニカルスイッチを提案する。
【解決手段】本発明の例に関わるスイッチング素子は、第１入出力電極１３と、第１入出力電極１３に対して接触／非接触を繰り返す可動部１４と、可動部１４に接続される第２入出力電極１５と、可動部１４に絶縁層１６を介して結合され、電荷が蓄積されるフローティングゲート電極１７と、フローティングゲート電極１７との間で静電力を発生させ、可動部１４の動作を制御する第１ゲート電極ＦＧとを備える。 （もっと読む）

パスゲートトランジスタのための向上されたオン−オフ変化を有する集積回路が、提供される。該集積回路は、コアトランジスタとパスゲートトランジスタとを含むコア領域を含む。コアトランジスタは、第１の厚さと関連付けられたゲート酸化膜を有し、パストランジスタは、第１の厚さよりも小さな厚さと関連付けられたゲート酸化膜を有する。一実施形態において、パスゲートトランジスタのゲート酸化膜のために用いられる材料は、４より大きな誘電率を有し、一方で、コアトランジスタのゲート酸化膜のために用いられる材料は、４以下の誘電率を有する。集積回路を製造するための方法も、提供される。
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【課題】垂直方向のゲート電極を有する電界効果トランジスタ及びその製造方法を提供する。
【解決手段】半導体素子及びその半導体素子の製造方法において、平面型メモリ素子及び垂直に配向した薄いボディ素子が共通半導体層上に形成される。例えば、メモリ素子で、素子の周辺領域に平面型トランジスタを有し、素子のセル領域に垂直に配向した薄いボディトランジスタを有することが望ましい。これにより、素子の各形態の長所がメモリ素子のそれぞれの適当な機能に適用され得る。 （もっと読む）

【課題】膜厚測定を簡易化出来る半導体装置及びその製造方法を提供すること。
【解決手段】半導体基板10の第１領域に、設けられた第１の半導体層13と、半導体基板10の第２領域上に、絶縁膜11を介在して設けられた第２の半導体層12と、半導体基板10の第３領域上に、絶縁膜11及び第２の半導体層12を介在して設けられた第３の半導体層13とを備え、第３領域内の第３の半導体層13の上面の高さは第２領域内の第２の半導体層12の上面の高さよりも高いことを特徴としている。 （もっと読む）

【課題】 システムＬＳＩに含まれる半導体記憶回路のレイアウト面積を小さくすることによってシステムＬＳＩをより小型化できる、半導体記憶回路及び半導体記憶回路の構成方法に関する。
【解決手段】 メモリマクロセル１は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂとその周辺回路とを備える。周辺回路は、ロウデコーダブロック２０、制御ブロック５０、並びに、第１及び第２の入出力回路ブロック８０ａ及び８０ｂを備える。プリデコード信号配線ブロック３０に形成された電源配線は、第１及び第２のロウデコーダ回路ブロックで共用される。また、制御ブロック５０形成された書込パルス発生回路と遅延回路は、第１及び第２のメモリセルアレイ１０ａ及び１０ｂで共用される。また、制御回路ブロック７０では、一つのクロック信号によってタイミング制御が行われる。 （もっと読む）

【課題】タングステンハードマスク膜の酸化を防止することができるとともに、ビットラインキャパシタンスを減らしてビットラインスピードを向上させることができる、フラッシュメモリ素子の製造方法の提供。
【解決手段】所定の構造物が形成された半導体基板上にストップ窒化膜と酸化膜を形成する段階と、前記酸化膜とストップ窒化膜にトレンチを形成する段階と、前記トレンチの側面にＡＬＤ法によってバリア酸化膜を形成する段階と、前記トレンチ内にビットラインを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

シングルチップは、基板と、少なくとも１つの磁気抵抗メモリ層とを有する。基板は、下地メモリ及び制御回路を有する。磁気抵抗メモリ層は、基板上に位置し、制御回路により制御された複数の磁気抵抗ランダムアクセスメモリセルを有する。 （もっと読む）

【課題】 半導体装置製造プロセスを、テストピースなしに、所望の工程通り又は修正しながら進行することを可能とする半導体装置の製造方法を提供すること。
【解決手段】 複数の工程からなる半導体装置の製造方法において、前記複数の工程の少なくとも１つにおける実観測データを得る工程と、ａｂｉｎｉｔｉｏ分子動力学プロセスシミュレータ又は経験的ポテンシャルを与えた分子動力学ミュレータにより、前記複数の工程の少なくとも１つにおける予測データを得る工程と、前記予測データと実観測データとを逐次、実時間で比較検定する工程と、前記比較検定により、製造工程因子の設定値と、前記実観測データから推測される前記複数の製造工程因子との間に有意差が認められた場合、前記製造工程因子を逐次実時間で修正処理する工程とを具備することを特徴とする。 （もっと読む）

【課題】素子分離膜形成工程で発生するプラズマ損傷Wを防止する半導体素子の素子分離膜形成方法を提供。
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。 （もっと読む）

【課題】 設計の容易化、または設計期間の短縮を実現可能な半導体記憶装置の製造方法及び半導体設計装置を提供する。
【解決手段】 例えば、設計したメモリアレーを検証する際に、様々な分布を備えた各種パラメータＶＮ（ΔＶＢＤＬ），ＶＮ（ΔＶＴＮ），ＶＮ（ＩＪ）の関数によって定式化されるメモリセルの読み出し信号量ＶＳ＿ＥＦＦを用い、この読み出し信号量ＶＳ＿ＥＦＦの値を各種パラメータ毎の分布からランダムに抽出した値を用いて算出し、この算出結果からメモリセルの良否判定を行い、これらの読み出し信号量ＶＳ＿ＥＦＦの値の算出およびメモリセルの良否判定をメモリアレーが備える多数のメモリセルに対して行う。そして、これによって得られた不良ビットの総数などを、メモリアレーの評価基準に用いる。 （もっと読む）

【課題】 メモリアレイに接続された周辺回路を構成するトランジスタにおけるゲート酸化膜の膜厚を最適化し、ＦＮストレスによるデバイス劣化を大幅に低減する。
【解決手段】 シミュレーションによって、ＭＧドライバのトランジスタにおけるゲート印加電圧を算出し、設定されたゲート酸化膜厚と算出したゲート印加電圧から、ゲート酸化膜印加電界を計算する（ステップＳ１０１）。算出したゲート酸化膜印加電界とゲート酸化膜厚との関係から、ＦＮ劣化発生臨界電界線以上のトランジスタがあるかを検出し（ステップＳ１０２）、ＦＮ劣化発生臨界電界以上のトランジスタがある場合には、ゲート印加電圧を再設計してゲート酸化膜印加電界を再計算し（ステップＳ１０３）、ＦＮ劣化発生臨界電界以上のトランジスタがあるか検出し（ステップＳ１０４）、ＦＮ劣化発生臨界電界以上のトランジスタがない場合には、トランジスタの設計が終了となる。 （もっと読む）

【課題】ターゲット等、光学的に位置検出するための大きな面積のパターン領域での表面平坦性を向上する。
【解決手段】ウェハのスクライブ領域ＳＲに形成されるターゲットＴ２領域の下層に大面積ダミーパターンＤＬを形成する。また、製品領域ＰＲおよびスクライブ領域ＳＲの素子として機能するパターン（活性領域Ｌ１，Ｌ２，Ｌ３、ゲート電極１７等）のパターン間スペースが広い領域に下層の小面積ダミーパターンと上層の小面積ダミーパターンＤｓ２を配置する。このとき、上層の小面積ダミーパターンＤｓ２は、下層の小面積ダミーパターンに対してハーフピッチシフトさせて形成する。 （もっと読む）