半導体記憶装置の製造方法及び半導体設計装置
【課題】 設計の容易化、または設計期間の短縮を実現可能な半導体記憶装置の製造方法及び半導体設計装置を提供する。
【解決手段】 例えば、設計したメモリアレーを検証する際に、様々な分布を備えた各種パラメータＶＮ（ΔＶＢＤＬ），ＶＮ（ΔＶＴＮ），ＶＮ（ＩＪ）の関数によって定式化されるメモリセルの読み出し信号量ＶＳ＿ＥＦＦを用い、この読み出し信号量ＶＳ＿ＥＦＦの値を各種パラメータ毎の分布からランダムに抽出した値を用いて算出し、この算出結果からメモリセルの良否判定を行い、これらの読み出し信号量ＶＳ＿ＥＦＦの値の算出およびメモリセルの良否判定をメモリアレーが備える多数のメモリセルに対して行う。そして、これによって得られた不良ビットの総数などを、メモリアレーの評価基準に用いる。
【解決手段】 例えば、設計したメモリアレーを検証する際に、様々な分布を備えた各種パラメータＶＮ（ΔＶＢＤＬ），ＶＮ（ΔＶＴＮ），ＶＮ（ＩＪ）の関数によって定式化されるメモリセルの読み出し信号量ＶＳ＿ＥＦＦを用い、この読み出し信号量ＶＳ＿ＥＦＦの値を各種パラメータ毎の分布からランダムに抽出した値を用いて算出し、この算出結果からメモリセルの良否判定を行い、これらの読み出し信号量ＶＳ＿ＥＦＦの値の算出およびメモリセルの良否判定をメモリアレーが備える多数のメモリセルに対して行う。そして、これによって得られた不良ビットの総数などを、メモリアレーの評価基準に用いる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法及び半導体設計装置に関し、特に、半導体記憶装置の総不良ビット数を算出し、最適な設計及び製造手段を導出するのに有効な半導体記憶装置の製造方法及び半導体設計装置に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、半導体記憶装置の設計技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００４】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、データ線長が短くなり、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、データ線の寄生容量を低減できるので、高速なセンスアンプ動作（読出し動作）も可能となる。さらには、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００５】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキ増加である。ここで、素子特性のバラツキとは、例えばセルトランジスタの閾値電圧や、セルトランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、回路性能の劣化の原因となるため、バラツキはできるだけ小さく抑えるのが望ましい。
【０００６】
素子特性のバラツキは、例えばトランジスタ素子を構成するチャネル長やチャネル幅、ゲート絶縁膜厚等の製造誤差に起因する。この製造誤差から閾値電圧等の素子特性のバラツキを求め、バラツキ低減の指針を得るための手法としては、特許文献１や特許文献２の技術が挙げられる。また、特許文献３には素子特性を統計的にモデル化し、チップ内のタイミング要求ポイントの不良確率を求める手法が開示されている。さらに、特許文献４には、素子特性バラツキを回路シミュレーションに導入し、ある特定の場所での回路特性のバラツキを求める技術が開示されている。
【０００７】
前記素子特性のバラツキ増加は、ＤＲＡＭセルの信号を読み出す際の誤動作の原因となる。その理由は、素子特性のバラツキによって、ＤＲＡＭの所謂読出し信号量Ｖｓｉｇが減少してしまうためである。例えばＤＲＡＭでは、センスアンプ回路を構成するペアトランジスタの閾値電圧差（オフセット）や、メモリセルトランジスタから流れるリーク電流などが、読出し信号量を減少させる主な要因である（これらのことを以下ではまとめてノイズと記す）。なお、前述した読出し信号量減少の様々な事例は、非特許文献１に詳細に記述してある。
【特許文献１】特開平０９−１７１５２２号公報
【特許文献２】特開平０９−１７１５２１号公報
【特許文献３】特開２００３−３１６８４９号公報
【特許文献４】特開２００３−３１８８２９号公報
【非特許文献１】Ｋｉｙｏｏ Ｉｔｏｈ，Ｓｐｒｉｎｇｅｒ、「ブイエルエスアイ・メモリ・チップ・デザイン（ＶＬＳＩ Ｍｅｍｏｒｙ Ｃｈｉｐ Ｄｅｓｉｇｎ）」、２００１年４月１日、ｐ．１９５−２４８
【非特許文献２】Ｍｉｎｃｈｅｎ Ｃｈａｎｇ，ｅｔ ａｌ．、「Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ｏｎ Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ ２５６ Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ Ｎｅｇａｔｉｖｅ Ｗｏｒｄｌｉｎｅ Ｂｉａｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ａｐｒｉｌ ２００３、Ｖｏｌ．５０、Ｎｏ．４、ｐ．１０３６−１０４１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような半導体記憶装置の設計技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
近年のようにメモリ容量が１Ｇｂ程度になると、素子特性のバラツキとその素子数を勘案して算出されるワーストケースのノイズが非常に大きくなる。その結果、前記ワーストケースのメモリセルの読出し信号量Ｖｓｉｇが０になってしまう場合がある。従来、メモリ設計者は、このようなワーストセルを誤動作させることなく読み出すために、複数のノイズのワースト条件をそれぞれ算出し、それらが同時に生じた場合を想定してメモリアレーを設計し、読出し信号量Ｖｓｉｇを確保してきた。例えば、信号量Ｖｓｉｇを充分に確保するために、メモリアレー電圧ＶＤＬを通常より高く設定する、メモリセルキャパシタ容量を充分に大きくする、メモリアレーのデータ線長を短くするなどがワーストケースの設計例として挙げられる。
【００１０】
微細化がさほど進んでいない世代、例えば０．２５ｕｍ技術等においては、素子特性のバラツキも少なく、前記ワーストケースの設計から得られるアレー電圧ＶＤＬやセルキャパシタ容量は、セルトランジスタやセルキャパシタの信頼性を損ねない程度の値であった。しかしながら、微細化時のメモリセルのワーストケースを勘案してノイズを算出すると、前記設計手法用いて得られるアレー電圧ＶＤＬやセルキャパシタ容量ＣＳの設計要求値が非現実的な値となってしまう。そこで、本発明者は、図１に示すような統計学的設計手法の検討を行った。
【００１１】
図１は、本発明の前提として検討した従来技術によるワースト志向設計と本発明の基本概念である統計学的設計との違いを示すグラフであり、（ａ），（ｂ）は、同一のデータに対する表示形式をそれぞれ変えたものとなっている。グラフの横軸は、それぞれ、ノイズであるオフセットとリーク電流を示しており、縦軸はその頻度を示している。例えば１Ｇｂ（＝Ｍ）のメモリ容量を仮定すると、図中のＭは１０９、Ｎは１０６程度となる。
【００１２】
ここで、ワーストセル（頻度１）のノイズを見積もる際は、それぞれのワーストケースを想定するワースト志向設計が従来一般的である。この場合、それぞれのノイズを独立な分布とすると、その発生確率はオフセットワーストの発生確率１／Ｎと、リーク電流ワーストの発生確率１／Ｍの積から求められるＰＷ＝１／（ＭＮ）となる。このように、それぞれのノイズがワースト値であるため、トータルのノイズ量は非常に大きくなってしまう。
【００１３】
後述するが、１Ｇｂにおいてワースト志向設計から算出されたワーストセルを保証するアレー電圧ＶＤＬは４．５Ｖとなり、信頼性や消費電力の観点から考えても、非現実的な設計要求値となる。一方実際のチップにおいては、ワーストセルの発生確率ＰＷは１／Ｍである。つまり、ワースト志向設計における発生確率は〜１／１０１５、実際のチップでは〜１／１０９、となり、従来設計ではおよそ６桁小さい発生確率のメモリセルをワーストセルと想定していることが分かる。
【００１４】
このように、過剰までに厳しい条件でメモリアレーを設計する手法では、実際のチップ内におけるメモリセルのワースト条件を正確に再現することができず、設計したアレーの良し悪しを定量的に判断できなかった。したがって、設計したメモリアレーの良し悪しを正確に評価するためには、それぞれのノイズのバラツキを統計的にモデル化し、実際のワーストセルのノイズを定量的に算出する設計手法が、今後は非常に重要となる。
【００１５】
上記のような課題を解決する手段として、前述した特許文献３には、遅延時間を定式化し、個々のパラメータをすべて同一な正規分布と仮定して、その個々のパラメータの和の分布の中心値と分散を、所謂相加平均と、二乗平均から求める手法が示されている。しかし、上記の手法は再生的な分布同士の和、例えば正規分布同士の和やポアソン分布同士の和等の場合に限定される。したがって、実際の素子特性の分布の多くの場合がそうであるように、異なる分布を有する複数の素子バラツキを考慮してタイミング不良の確率分布を得ることができない。
【００１６】
また、前述した特許文献４では、素子パラメータであるチャネル長やチャネル幅の製造バラツキをもとに、素子特性（閾値電圧等）のバラツキを再現し、回路特性の値を導出する手法が示されている。しかしながら、所定の場所で得られた回路特性が要求仕様に満たない場合において、複数の素子バラツキの中、どの素子特性バラツキが原因で回路特性の不良を引き起こしているのか特定できない。その理由は、回路特性の定式化がなされていないため、各素子特性バラツキの回路特性に与える影響が定量化できないからである。
【００１７】
そこで、本発明の目的は、このような問題等を鑑み、設計の容易化、または設計期間の短縮を実現可能な半導体記憶装置の製造方法及び半導体設計装置を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体記憶装置の製造方法は、メモリセルを含むメモリアレーの設計を行う工程と、設計したメモリアレーの検証を行う工程と、検証したメモリアレーを半導体ウエハ上に形成する工程とを含むものである。そして、前記メモリアレーの検証を行う工程は、メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、この複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、メモリセルの特性を定める数式を設け、この数式に対して前記決定したそれぞれのパラメータの値を適用することで、メモリセルの特性を算出する第２ステップと、この算出したメモリセルの特性に基づいてメモリセルの良否判定を行う第３ステップとを備え、複数のメモリセルに対して前記第１〜第３ステップを実行するというものである。そして、このようなメモリアレーの検証工程は、半導体設計装置のコンピュータ処理によって実現される。
【００２１】
すなわち、例えば、ＤＲＡＭを例とすると、メモリセルの読み出し信号量は、各種パラメータ（リーク電流、キャパシタ容量、またはセンスアンプのオフセット等）の関数によって定式化できる。但し、このような各種パラメータは、現実的には製造ばらつきに依存する分布を備えている。そこで、各種パラメータ毎にそのばらつき分布の中からランダムに値を抽出し、その抽出した値を適用してメモリセルの読み出し信号量を算出する。そして、このような値の抽出と読み出し信号量を算出をＤＲＡＭが含む多数のメモリセルに対して行い、これと共に各メモリセル毎に読み出し信号量に基づく良否判定を行う。
【００２２】
このような検証工程を設けることで、実際に製造される半導体記憶装置の特性により近い形で、半導体記憶装置の検証を行うことができる。つまり、従来技術のワースト志向設計のように過剰に設計条件が厳しくなることを避けることができる。また、各メモリセルの良否判定結果に基づいて検証を行うことができるため、メモリアレーの定量的な評価が可能となる。
【００２３】
さらに、各種パラメータがメモリアレーの特性にどう影響するかを、例えば不良と判定されたメモリセルの数などによって検証することができるため、メモリアレーの特性を改善するのにどのパラメータが最も有効かを容易に把握することが可能となる。この場合、例えば、検証結果として、各種パラメータの分布とそれに対応する良否判定結果とを対応させた視覚的な表示を行うとよい。
【００２４】
以上のようなことから、本発明を用いることで、半導体記憶装置の設計の容易化または設計期間の短縮を実現することが可能となる。なお、本発明は、ＤＲＡＭに限らず、ＳＲＡＭまたはフラッシュメモリ等様々な半導体記憶装置に適用することができる。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の設計を容易化でき、また、設計期間の短縮が実現可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウエルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【００２８】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。
【００２９】
なお、本発明は金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。
【実施例１】
【００３０】
以下、図２から図１６を用いて、本発明の一実施例となる半導体記憶装置の製造方法および半導体設計装置について説明する。
【００３１】
まず、図２および図３を用いて従来技術を用いた場合と本発明を用いた場合とで、その製造フローの比較を行う。図２は、従来のワースト志向設計を用いてメモリアレーを設計したときのチップ製造フローである。図３は、本発明の設計手法を回路設計に適用した時のチップ製造フローである。
【００３２】
従来の設計手法を用いた場合は、図２に示すように、初めに、ステップＳ１０１にてチップの仕様を策定したのち、メモリアレーの回路ブロックの配置をステップＳ１０２で決定する。次に、ステップＳ１０３では、メモリアレーの論理動作をハードウェア記述言語等で設計し、その検証を行う。その後、ステップＳ１０４にて論理動作を実現するような回路を、トランジスタモデルを利用して設計し、ステップＳ１０５にて動作速度や動作タイミングが、要求仕様を満たすかどうか検証する。この際に、回路検証結果によっては、複数のアレイパラメータの中から所望のスペックを得るために改善が必要なパラメータを模索する作業が行われる。
【００３３】
回路設計、検証が終了したら、ステップＳ１０６にてレイアウト設計および検証を行う。この際に、場合によっては、回路設計への設計戻りが発生する。デバッグ完了の後、ステップＳ１０７にてシリコンウェハ上に、実チップを製造する。最後に、ステップＳ１０８で、製造不良やデータパターン依存性によるメモリセルのリテンション不良などの検証を行い、仕様を満たす良品チップの選別を行う。
【００３４】
一方、本発明の設計手法を用いた場合は、図３に示すように、回路特性の算出に必要な入力パラメータとして、実際の入力パラメータが従う分布を適切に表現する統計分布が用いられる。そのため所望の回路特性値の分布を得ることができる。また出力した分布から、フェイルビットの総数を求めることができる。さらに、フェイルビットの不良原因の解析もできるため、設計を効率的に改善するアレイパラメータを容易に判別することができ、メモリアレーの再設計の指針をあらかじめ得ることが可能となる。したがって、設計時間の大幅な短縮が実現できる。なお図３に示すように、ステップＳ２０４以外のフローは基本的に図２と同様であるためここでは説明を省略する。
【００３５】
次に、図４および図５を用いて前述したステップＳ２０４の処理に必要な装置およびその処理の詳細な一例について説明する。図４は、本発明の設計手法を実現する半導体設計装置の構成の一例を示す図である。
【００３６】
図４に示す半導体設計装置は、データ入力部Ｉ４０１、データ処理部Ｉ４０２、データ出力部Ｉ４０３から構成される。前述したように、回路特性の算出に必要な入力パラメータはある統計分布を有する。ここで統計分布とは、ある頻度とある幅をもった分布である。図４では入力データとして、センスアンプのオフセット、アクセストランジスタのリーク電流、データ線ノイズ、及びアクセストランジスタの閾値電圧のそれぞれが、ある中心値とある分散値を有する場合を示している。これらの入力データが、データ処理部Ｉ４０２に転送される。
【００３７】
データ処理部Ｉ４０２は、所望の回路特性の数式化手段と、入力データが従う統計分布を再現するような乱数の生成手段と、生成した乱数からセンスアンプのオフセット値やリーク電流を計算する手段と、数式化した回路特性式に、ランダムに生成したリーク電流等の値を代入し、所望の回路特性値を算出する手段を有する。データ出力部Ｉ４０３は、算出したすべての回路特性値をある頻度とある幅をもった分布として出力する回路特性分布出力手段を有する。これにより、例えばメモリセルの読出し信号量出力時間や、データ保持時間が要求値に満たないフェイルビットの総数が算出できる。
【００３８】
なお、本半導体設計装置は、コンピュータを用いたプログラム処理によって実現される。すなわち、例えば、ハードディスクなどの記憶装置に格納した前記データ入力部Ｉ４０１の各種データに対して、ＣＰＵおよびＲＡＭ等を用いて前記データ処理部Ｉ４０２の処理を行い、その処理結果となる各種分布データをディスプレイ等に出力する。
【００３９】
図５は、従来の設計手法によって信号量解析を行った場合と、本発明の設計手法によって信号量解析を行った場合とでそれぞれの処理概要を比較して示す図である。
【００４０】
まず、従来の手法では、信号量解析をするための入力パラメータ値（例えばセンスアンプのオフセットやリーク電流）は、メモリセルの総数や素子特性（入力パラメータ）のバラツキを勘案し算出したワースト値（Ｓ３０５）であった。したがって、ステップＳ３０２で設計したあるメモリアレー構成の信号量解析を行った場合（ステップＳ３０３）、アレーの良し悪しを前記ワーストケースで判断することになる（ステップＳ３０６）。
【００４１】
しかし前述したように、ワースト志向設計で算出したメモリセルの入力パラメータの発生確率は著しく小さく、ステップＳ３０３において算出した読出し信号量が０以下になり、メモリセルの読み出しエラーが発生してしまう場合がある。この場合、ワーストポイントのメモリセルがフェイルしないように、メモリアレーの再設計を行う必要がある。しかし、過剰に厳しい条件を想定したワースト志向設計では、再設計で要求される素子特性バラツキの低減が、物理的に困難となる場合がある。その結果、要求仕様を満足する良品チップが取得できない恐れがある。
【００４２】
また従来の設計手法においては、異なる分布を有する複数の素子パラメータのバラツキを組み込んだ形で、回路特性（即ち読出し信号量）Ｖｓｉｇを定式化する手段を有していないために、前記複数の素子特性パラメータ値のそれぞれが、回路特性にどのような影響を及ぼすのか定量化できなかった。そのため、考えられるすべての素子特性パラメータの再設計を行い、その改善効果とその副作用の確認を回路シミュレーションと実チップで検証しなければならず、チップ設計全体の設計時間増加を引き起こしていた。
【００４３】
もちろんこの状況は回路設計の段階にとどまらず、回路検証、レイアウト設計・検証やテスト工程にも同様のことが起こりうることは言うまでもない。例えば、テスト工程において、実チップが所望の動作速度を満たさないことが判明したとする。再設計の一例として、メモリセルの駆動電流を増加して、読み出し速度の高速化を実現するという手段が挙げられる。
【００４４】
具体的にはメモリセルトランジスタのチャネル幅を大きくすれば駆動電流を増加できる。この時、コスト面から考えると、チップサイズを大きくすることなく、メモリセルのチャネル幅を広くすることが望ましい。しかし、チップサイズを一定のままで、チャネル幅を広くすると、メモリセル間の距離が狭くなる。その結果、接触不良（レイアウト不良）の発生頻度が増える、もしくは、メモリセル間の距離が狭くなったことで生じるトランジスタ間の応力増加によるリーク電流の増加などを引き起こす可能性もある。もちろん、メモリセル間の距離を広く確保して、上記のような再設計を行ってもよいが、その場合チップサイズが増加するという副作用が生じてしまう。
【００４５】
このように、駆動電流増加という改善効果だけでなく、チャネル幅を広くすることで発生する不良率の増加や、チップサイズの増加というトレードオフも考慮する必要がある。したがって、様々なステップでの再設計において、考えうるすべてのトレードオフをシミュレーションや実チップで検証しなければならず、必然的にチップ設計に要する時間が増加してしまう。
【００４６】
一方、本発明の設計手法となる協調設計技術は、例えば、図４で述べたような装置を用いて実現される。本協調設計技術では、回路設計のステップＳ２０４において、入力パラメータである素子パラメータや回路パラメータとして、統計学的な分布を有するものが用いられる。ここで、前記入力パラメータは、実際の素子及び回路特性とよく適合するような分布を有することが望ましい。例えば、センスアンプのオフセットは正規分布、リーク電流は対数正規分布、アレーノイズは一様分布という形で入力パラメータが設定される（ステップＳ３０１）。
【００４７】
次に所望のメモリアレーを設計した後（ステップＳ３０２）、データ処理部Ｉ４０２において、ステップＳ３０１で設定した入力データの統計分布に従い、一ビットずつメモリセルのノイズ成分を発生させる。即ち、すべてのビットの読出し信号量Ｖｓｉｇを一ビット毎算出する（Ｓ３０３）。このようにしてメモリセルの信号量を一ビットずつ算出した後、データ出力部Ｉ４０３において、アレーの良し悪しの判断基準となる総フェイルビット数を算出する（Ｓ３０４）。ここでフェイルビットとは、読出しエラーとなるメモリセルのことであり、例えば仕様から要求されるデータ保持時間が経過した後、データ線に出力される読み出し信号量Ｖｓｉｇが０以下になるメモリセルである。
【００４８】
このように、すべてのビットに関して読み出し信号量Ｖｓｉｇを算出するので、実際のチップのワーストセル（頻度１）のメモリセル特性を再現できる。言い換えると、複数の素子特性バラツキを考慮して回路特性に与える影響を算出するに当たり、その特性バラツキの組み合わせ方を、実デバイスを再現するように生成できる。例えば、センスアンプのオフセットは中心値程度の値（発生確率：〜０．５）であり、メモリセルのリーク電流は、ワースト値（発生確率：〜１／１０９）というような素子特性パラメータの値をランダムに生成し、すべてのビットに関して計算することが可能となるため、実際の現実的なワーストケースを再現できる。
【００４９】
加えて、本発明の手法により、任意のデータ保持時間における不良ビット数も定量化できるので、所望の仕様を満たすための対策技術の棲み分けも明確化できる。例えば、要求されたデータ保持時間に満たない不良ビットの総数がアレーに搭載された冗長ビット数よりも多い場合、冗長ビットを増やし、チップサイズ増大を犠牲にして救済能力を高めたほうがよいのか、セル容量を数ｆＦ増やせばよいのかという判断を、本協調設計手法を用いて算出した総フェイルビット数から決定することが可能となる。このように、各素子特性パラメータの分布を統計的に再現でき、また各パラメータが回路特性に与える影響を定量化できるため、設計したメモリアレーの再設計の最適な指針を抽出し、回路設計に要する時間を大幅に短縮できる。
【００５０】
なお、図５では主に回路設計に関して協調設計技術を説明したが、もちろん本発明はその主旨を逸脱しない限り様々な変更が可能なことは言うまでもない。たとえば、入力素子特性パラメータとして、配線の寄生抵抗や寄生容量、電源電圧変動などを導入し、不良ビットの物理的位置を統計的に算出する手段を設けても良い。この場合、不良ビットの物理的な位置を再現することができるので、より精度の高い救済方法の選択が可能となる。
【００５１】
また、回路検証におけるタイミング解析に本手法を適用しても良い。例えば、配線抵抗や、配線の寄生容量をモデル化し、所望の場所における遅延時間を定式化して回路検証を行えば、従来のワースト志向設計に比べて、より高い精度でメモリアレーを評価できる。もちろん、回路設計と回路検証の両方に、本設計手法を適用しても良い。この場合、要求仕様を満たすような最適なアレー設計が実現できるため、設計と検証における再設計に要する時間を必要最小限に抑えることができる。
【００５２】
また、レイアウトパターンから実際の素子形状を予測する手段、例えばメモリセルのトランジスタ形状の分布を統計学的に再現する手段を設けても良い。この場合、メモリセルの駆動電流と、素子形状から求められるリーク電流との相関関係が明確になる。したがって前述したような、メモリセルの駆動電流増加とセル不良率のトレードオフを定量化することができ、最適な再設計の指針を抽出できるので、後戻りに要する時間の短縮が可能となる。このように、メモリアレーの様々なフローにおいて、本発案の協調設計技術を適用することで、より短期間で多数の良品チップを取得できるという効果が得られることは言うまでもない。
【００５３】
つぎに、図５におけるステップＳ３０１、Ｓ３０２、Ｓ３０３、Ｓ３０４の詳細な処理内容の一例を図６〜図１０を用いて説明する。ここでは、本発明の設計手法をＤＲＡＭの所謂信号量設計に適用した場合を想定して説明する。図６は、図５の処理において、入力素子パラメータを設定する際に行う統計学的分布の処理の一例を説明する図である。図７は、図５の処理において、構成したメモリアレーの一例を示す図である。図８は、図５の処理において、メモリセルの信号量解析の処理の一例を説明する図である。図９は、図５の処理において、信号量解析からフェイルビットの数を導出する際の処理の一例を示すフロー図である。図１０は、図５の処理において、信号量解析を行った結果の出力方法の一例を示すグラフである。
【００５４】
まず図６に示したステップＳ３０１のように、信号量設計に必要な入力パラメータの設定をする。ここでは、回路パラメータとしてアレー電圧ＶＤＬ、セルキャパシタＣＳや電源電圧低下ΔＶＢＤＬ、デバイス特性パラメータとして、センスアンプ回路のオフセットΔＶＴＮ、セルリーク電流ＩＪが記載されている。なお、ワード線電圧ＶＷＬやセルトランジスタの閾値電圧ＶＴＨなど、その他の回路パラメータやデバイス特性パラメータは説明の簡単化のため省略してある。
【００５５】
入力パラメータのうち、電源電圧低下ΔＶＢＤＬは一様分布Ｄ５０１に従い、例えばＲＤ５０１の値をとる。オフセットΔＶＴＮは正規分布Ｄ５０２に従い、例えばＲＤ５０２の値をとる。セルリーク電流ＩＪは対数正規分布Ｄ５０３に従い、例えばＲＤ５０３の値をとる。以上のように、各素子特性バラツキをそれぞれの統計分布の中からランダムに生成する。すなわち、実デバイスの分布特性に適合するような分布を入力パラメータとすることで、メモリアレーの定量的な評価が可能となる。
【００５６】
次に、図７に示したステップＳ３０２のように、メモリアレー構成を設計する。図中のＭＣはメモリセル、ＳＡはセンスアンプ、ＤＬはデータ線、Ｎはセンスアンプの個数、ｍはデータ線上のメモリセル数、Ｍは総メモリ容量、ＲＤ５０１−ＲＤ５０３は図５における入力パラメータを示している。なお、図７では所謂折り返し型のアレー構成を示したが、もちろん開放型のアレー構成でもよいことはいうまでもない。様々なアレー構成に対して、本手法の設計技術が適用できる。
【００５７】
アレー構成の設計後、ステップＳ３０３にて、読出し信号量の解析を行う。図８（ａ）の動作波形に示すように、理想読出し信号量Ｖｓｉｇ（＝（ＶＤＬ／２）×ＣＳ／（ＣＳ＋ＣＤＬ））は、ワード線ＷＬを起動した後、データ線ＤＬ、／ＤＬに表れる微小な電圧差である。この電圧差は、センスアンプ回路ＳＡを活性化することで、それぞれアレー電圧ＶＤＬを接地電圧ＶＳＳに増幅される。なお図８（ｂ）の回路構成は、一般的なＤＲＡＭに用いられているものであり、ここでは説明の詳細は省略する。
【００５８】
ここで、理想読出し信号量Ｖｓｉｇは、電源電圧低下ΔＶＢＤＬやオフセットΔＶＴＮ、リーク電流ＩＪによって、実効読出し信号量ＶＳ＿ＥＦＦまで減少し、
【００５９】
【数１】
と表すことができる。ここでＣＤＬはデータ線寄生容量、ＶＮ（ΔＶＢＤＬ）、ＶＮ（ΔＶＴＮ）、ＶＮ（ＩＪ）はそれぞれ電源電圧低下ΔＶＢＤＬ、オフセットΔＶＴＮ、セルリークＩＪの値を、読出し時のデータ線電圧に換算した損失データ線信号量である。本発明の手法は、右辺括弧内の３つの素子特性バラツキ（ノイズ）をメモリセル１ビットごと算出し、すべてのメモリセルの実効読出し信号量ＶＳ＿ＥＦＦを求める。そのため不良ビットの総数を求めることができ、設計したメモリアレーの定量的な評価が可能となる。
【００６０】
図９は、上記したステップＳ３０３から、ステップＳ３０４にかかる一連の処理をフローチャートにして示したものである。アレー電圧ＶＤＬとセルキャパシタＣＳ、データ線寄生容量ＣＤＬから、ある一つのメモリセルの理想読出し信号量Ｖｓｉｇを算出する（Ｓ３０３−１）。次にノイズ成分である損失データ線信号量のＶＮ（ΔＶＢＤＬ）、ＶＮ（ΔＶＴＮ）、ＶＮ（ＩＪ）を、仮定した統計モデルに従うようにランダムに生成する（Ｓ３０３−２，Ｓ３０３−３，Ｓ３０３−４）。例えば正規分布モデルに従うような乱数を生成するには、例えばボックスミュラー法に代表されるような、擬似乱数生成手段を使えばよい。
【００６１】
このようにして、一つのメモリセルに対して、（１）式の右辺に示される３つのノイズ成分を一つ一つ発生させる。その後、生成した理想信号量Ｖｓｉｇから３つのノイズ成分を差し引くことで、実効読出し信号量ＶＳ＿ＥＦＦを算出する（Ｓ３０３−５）。ここで、実効信号量ＶＳ＿ＥＦＦが０以下であるならば、フェイルビット数ＮＦをカウントアップする（Ｓ３０３−６）。ステップＳ３０３−４からステップＳ３０３−７に至る処理を、同一センスアンプに接続されているメモリセルの数であるｍ回繰り返し、実効読出し信号量ＶＳ＿ＥＦＦを計算する。さらにステップＳ３０３−３からステップＳ３０３−８に至る処理を、構成したメモリアレーにあるセンスアンプの個数分、即ちＮ回繰り返し、同様に実効読出し信号量ＶＳ＿ＥＦＦを計算し、全メモリセルの実効読出し信号量ＶＳ＿ＥＦＦとフェイルビット数ＮＦを算出する（Ｓ３０４）。
【００６２】
次にステップＳ３０４において、信号量解析で得られた結果を出力する手段としては、図１０のようにノイズであるオフセット損失信号量ＶＮ（ΔＶＴＮ）とリーク電流損失信号量ＶＮ（ＩＪ）がそれぞれの横軸で、縦軸が頻度（確率密度関数と同義）であるグラフが挙げられる。平面状のパスとフェイルを区別している直線は、式（１）を、
【００６３】
【数２】
と変形することで得られる。また図中のフェイル領域に存在するプロットＦはフェイルビットを表している。
【００６４】
図１１は、図１０の出力結果の具体的な例であり、１Ｇｂのメモリアレーを想定し本設計手法で信号量解析を行った結果である。横軸はオフセット損失信号量ＶＮ（ΔＶＴＮ）、リーク電流損失信号量ＶＮ（ＩＪ）、縦軸は度数（メモリセルの数）である。アレー電圧ＶＤＬは、１．４Ｖ、セル容量ＣＳは２５ｆＦ、センスアンプの個数Ｎは約１．５Ｍ個である。折り返し型アレー構成において、前述した実効読出し信号量ＶＳ＿ＥＦＦから各メモリセルにおけるデータ保持時間を算出し、データ保持時間が要求仕様（例えば６４ｍｓ）に満たない不良ビット数を算出した結果、不良ビット数は１６５ビットであった。
【００６５】
ここで、この１６５ビットの不良ビット数は、チップ上に搭載できる上限の救済ビット数よりも充分に小さい。このように本手法を用いれば、前述の入力設定で設計した１Ｇｂのメモリアレーが、要求仕様で動作することを保証できる。一方、従来のワースト志向設計のポイントでは、各損失信号量のワースト値から算出されるワーストアレー電圧ＶＷＯは４．５Ｖとなる。以上の説明から分かるように、従来のワーストポイントのメモリセル性能を基準にメモリアレーの良し悪しを判断する方法ではなく、不良ビットの総数を算出する手段を設けることで、メモリアレーの定量的な評価が可能となる。
【００６６】
なお、図１１のグラフは、フェイルビットの主要因がどちらのノイズに起因するかが明確に分かるような出力手段である。図１１に示されるように、オフセット損失信号量ＶＮ（ΔＶＴＮ）は中心値の０近辺、かつリーク電流損失信号量ＶＮ（ＩＪ）は１．０以上（リーク電流だけで実効信号量が０になることと同意）の部分に、フェイルビットの大部分が分布していることが分かる。したがって、フェイルビット数の低減を実現するためには、オフセットのバラツキを低減するよりも、リーク電流のバラツキを低減する（ＶＮ（ＩＪ）のバラツキ幅を狭くする）ほうがより効果的であることが明確になる。
【００６７】
また各メモリセルのノイズ成分の算出結果を出力する手段を設ければ、特定の不良ビットのプロファイリングが可能となる。図１２は、図１１において、パスとフェイルの境界線上にあるメモリセル特性の解析結果を示す一実施例である。図１２では、従来のワースト志向設計を適用して求めたワースト設計ポイントＢ（図１１のＢ点）のノイズの算出結果と、パスとフェイルの境界線上に存在するマージナルな不良ビットＣ（図１１のＣ点）のノイズ算出結果をもとに、理想読出し信号量Ｖｓｉｇからノイズを差し引いて算出したそれぞれの実効信号量ＶＳ＿ＥＦＦを示している。
【００６８】
前述したようなワースト志向設計では、オフセット損失信号量ＶＮ（ΔＶＴＮ）とリーク電流損失信号量ＶＮ（ＩＪ）のそれぞれの発生確率は、６．３Ｅ−７と９．３Ｅ−１０となり、ノイズの合計は理想読出し信号量Ｖｓｉｇの約２．７倍となってしまい、ワーストセルはリテンション不良ビットとなる。一方、本手法を用いて算出されたマージナルな不良ビットのノイズの発生確率は、オフセット損失信号量ＶＮ（ΔＶＴＮ）が６．５Ｅ−１、リーク電流損失信号量ＶＮ（ＩＪ）が１．８Ｅ−７となる。
【００６９】
この解析結果から明らかなように、オフセット損失信号量ＶＮ（ΔＶＴＮ）は設計ターゲットである中心値（損失信号量０ｍＶ）に近い値をとるため、リテンション不良ビットの主要因ではない。一方、リーク電流損失信号量ＶＮ（ＩＪ）のバラツキは大きく、損失信号量全体の８０％程度を占めている。このように、本設計手法による解析結果の出力手段として、メモリセルのノイズ成分の算出結果を出力する手段を設ければ、不良ビットの原因を容易に解析することが可能となる。
【００７０】
図１３は、図６における入力パラメータを、様々な値に設定して、不良ビットの原因を定量的に解析した結果を示す一実施例である。ここでは、前述した図１２とは別の出力結果の再現手段として、図１３のように様々な入力パラメータ条件において、オフセットとリーク電流が、総不良ビット数に寄与する割合を出力する手段を設けている。例えば図１３の一番上の棒グラフの入力設定では、オフセットが原因で不良となるメモリセルが、全不良ビットの８６％を占めることを示しており、オフセットバラツキの低減が、技術課題であることがわかる。真中の棒グラフは、５８％がリーク電流による不良、４２％がオフセットによる不良、一番下の棒グラフの入力条件では、９５％がリーク電流によってメモリセルのリテンション不良を引き起こすということ示している。
【００７１】
以上、図１１から図１３の説明からわかるように、本手法を用いれば、メモリセルトランジスタのリーク電流バラツキがメモリセルのリテンション不良の原因であるのか、センスアンプオフセットのバラツキがメモリセルのリテンション不良の原因であるのか、ということを定量的に区別することが可能となる。
【００７２】
もちろん、解析結果はその目的に応じて様々な出力形態に変形することができる。図１４は、信号量解析出力結果の他の実施例である。横軸はデータ保持時間ｔＲＥＦ、縦軸は累積度数分布とした所謂リテンション分布である。例えば、チップサイズや救済方式を鑑みて、チップに搭載できる最大救済ビット数が全メモリセル数に対して１Ｅ−５％の割合となった場合、縦軸の１Ｅ−５％の点から、メモリセルのワーストデータ保持時間が求められる。つまり、任意のデータ保持時間ｔＲＥＦにおける不良ビット数がわかる。その結果、ある入力パラメータ設定の条件におけるメモリアレーの性能を、不良ビットの総数を判断基準にして評価できる。
【００７３】
もちろん図１１と図１４の出力手段を同時に有してもよいことは言うまでもない。その場合、任意のデータ保持時間ｔＲＥＦにおける不良ビット数とその原因の双方が明確になり、不良ビットの課題とその効果的な改善方法を同時に導出することができる。例えば、データ保持時間が５ｍｓ以下の不良ビット数が１０５ビットであったすると、図１１のような出力手段を併せ設けて解析を行えば、不良ビットの原因はリーク電流であり、そのリーク電流のバラツキの低減により、例えば不良ビット数を１０３ビットに削減できるということが明らかになる。
【００７４】
また、図１５は、図６に示される入力パラメータを、様々な値に設定して、総不良ビット数を算出した結果の一実施例である。図１５では、入力パラメータであるアレー電圧ＶＤＬとリーク電流ＩＪを横軸にとり、データ保持時間ｔＲＥＦが１２８ｍｓ以下の不良ビット数を縦軸にとった棒グラフである。この図から、例えばアレー電圧ＶＤＬを設計ターゲット電圧（図中１．０）に設定し、リーク電流を最大許容電流値１．０以下にすれば不良ビット数は０ビットになる。またアレー電圧を設計ターゲット値より２５％低く設定しても、不良ビットは高々４ビットであり、設計したアレーが低電圧特性に優れていることがわかる。なお、前記許容リーク電流値は、非特許文献２によれば１００ｆＡ程度である。さらに図１５の結果を用いれば、例えば図１６に示すように、不良ビットを低減するための各種改善手法の棲み分けが明確化できる。
【００７５】
図１６は、本発明の手法から得られた不良ビット数をもとに、不良セルを救済する対処手段の具体的な例を示した一実施例である。図１６に示すように、メモリセル容量ＣＳが２０ｆＦで、データ線上のセル数が１２８個の場合、アレー電圧ＶＤＬが設計ターゲット値（図中１．０）かつリーク電流を最大許容電流値１．０以下にすれば、不良ビットの総数は充分に小さく、そのチップは良品チップとなるので、不良ビットを低減するための新たな技術は不要であることが分かる。また、リーク電流の最大値が前記最大許容電流値の２倍以上、もしくはアレー電圧ＶＤＬが設計ターゲット電圧より３７．５％低い場合は、メモリセル容量ＣＳの５ｆＦの増加が必要であることがわかる。その他の条件では、不良ビット数低減のために、冗長ビットの増加や、エラー訂正回路といった技術が必要になる場合がある。このように、素子特性パラメータの分布を統計学的にモデル化し、メモリアレー設計に導入して、総不良ビット数を算出する手段を設けることで、メモリアレーを定量的に評価できる。
【実施例２】
【００７６】
前述した実施例１では、ＤＲＡＭ設計に本発明の手法を適用した場合について説明したが、もちろんスタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）に適用してもよい。
【００７７】
図１７は、本発明の設計手法をＳＲＡＭに適用した場合を説明する図であり、（ａ）は、ＳＲＡＭの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。図中の記号は、電源電圧ＶＤＤ、負荷トランジスタ駆動スイッチΦＬＤ、ドライバトランジスタ駆動スイッチΦＤＲ、コモンソースΦＣＳＮ、ΦＣＳＰ、Ｈ側読出し電流Ｉ＿ＤＬ、Ｌ側オフ電流Ｉ＿／ＤＬ、読出し電流Ｉ＿ＤＬによるＨ側データ線電圧Ｖｔ（Ｉ＿ＤＬ）、オフリーク電流Ｉ＿／ＤＬによるＬ側データ線電圧Ｖｂ（Ｉ＿／ＤＬ）である。その他の記号は実施例１と同様である。また、メモリの読出し動作や書込み動作のための各回路の駆動方法等は、一般的な駆動手法を用いればよいので、ここではその詳細な説明は省略する。
【００７８】
ＳＲＡＭにおいて、本発明の設計手法を適用する場合、ワード線ＷＬ起動後からコモンソーススイッチΦＣＳＮによりセンスアンプが活性化されるまでの時間ｔＲにおいて、データ線間電圧差がＶｂ（Ｉ＿／ＤＬ）−Ｖｔ（Ｉ＿ＤＬ）がセンスアンプオフセットΔＶＴＮよりも大きいのであれば（Ｖｂ（Ｉ＿／ＤＬ）−Ｖｔ（Ｉ＿ＤＬ）＞ΔＶＴＮ）、選択したメモリセルＭＣのデータを正確に読み出すことができる。
【００７９】
そこで、まず、入力パラメータ設定の段階で、Ｈ側読出し電流Ｉ＿ＤＬやＬ側オフリークを、その電流特性と適合するような分布（例えば対数正規分布）に設定し、オフセットをその特性を再現するような分布（例えば正規分布）に設定する。次に、それぞれの素子特性値を各分布に従うようにそれぞれランダムに生成する。その後、前述の条件式に素子特性値を代入し、すべてのメモリセルについて読み出し動作が可能か、読出し誤動作を生じるのかを判断する。
【００８０】
このように、本発明の設計手法をＳＲＡＭに適用すれば、不良ビットの総数が求められる。したがって、ワースト志向設計よりも正確に、設計したアレーの評価ができる。また、出力手段として各素子特性値を表示する手段を設ければ、不良原因の特定も可能となり、再設計に要する時間を大幅に短縮できる。
【００８１】
なお、本実施例では、所定の時間後のデータ線間の電圧差を数式化して解析する例を説明したが、勿論これに限定されるものではない。所謂スタティックノイズマージンの解析に本発明の設計手法を適用してもよい。また、入力素子特性値として統計的な分布を設定した例を説明したが、各素子特性を表現する物理式をもちいてもよいことはいうまでもない。この場合、チャネル長やチャネル幅といったデバイスパラメータのバラツキを例えば正規分布と設定すれば、正確に素子特性値の分布を再現することができる。また、入力パラメータである素子特性値を、実験により測定した結果をそのまま用いてもよい。このようにすれば、分布を表現するための数式化が困難な場合でも、設計したアレーを定量的に評価できる。
【実施例３】
【００８２】
図１８は、本発明の設計手法をＮＡＮＤ型の不揮発メモリに適用した場合を説明する図であり、（ａ）はＮＡＮＤ型の不揮発メモリの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【００８３】
図中の記号は、データ線接続スイッチＳＴ１、制御ゲートＣＧ、浮遊ゲートＦＧ、ソース線選択スイッチＳＴ２、ソース線ＳＬ、参照電源駆動スイッチΦＲ、参照電圧ＶＲＥＦ、読出し電流ＩＦ＿ＤＬ、読出し電流ＩＦ＿ＤＬによるデータ線電圧Ｖ（ＩＦ＿ＤＬ）である。メモリセルの読出しや書込みのための各回路構成や駆動方法は、一般的に知られている手法で実現できるので、ここでは図面とその詳細な説明は省略する。また、本発明の設計手法は、この構成に限らず様々な回路構成に対しても適用可能である。
【００８４】
なお、図１８（ａ）に示すセンスアンプ回路ＳＡは、一定参照電圧を利用した回路構成としたが、参照電圧ＶＲＥＦはなくてもよい。その場合、センスアンプ回路ＳＡを構成するトランジスタの論理閾値とデータ線電圧Ｖ（ＩＦ＿ＤＬ）を用いて数式化すれば、不良ビットの総数を求めることができる。
【００８５】
ＮＡＮＤ型のＦＬＡＳＨメモリは、ＳＲＡＭと同様なゲインセルである。したがって、ワード線ＷＬ１がアサートされた時から、コモンソース駆動スイッチΦＣＳＮによりセンスアンプが活性化されるまでの時間ｔＲにおいて、データ線間電圧差とオフセットの関係が、ＶＲＥＦ−Ｖ（ＩＦ＿ＤＬ）＞ΔＶＴＮを満たせば、選択したメモリセルＭＣのデータを正確に読み出すことができる。メモリセルが不良か良品かの判断方法は、実施例１および実施例２に説明した手法と同様であるため、ここでは説明を省略する。
【００８６】
以上のように、本手法を用いれば、ＮＡＮＤ型のＦＬＡＳＨメモリにおいて、設計したアレーを定量的に評価できる。また、入力パラメータである素子特性値を表示する手段を設ければ、不良原因の特定も可能となり、再設計に要する時間を大幅に短縮できる。
【００８７】
以上、実施例１〜３で説明した半導体記憶装置の設計方法および製造方法、ならびに半導体設計装置について、その代表的な構成概要と効果について説明すると以下のようになる。
【００８８】
本発明の半導体設計装置は、各素子特性パラメータの統計学的な分布を加味してメモリセル特性を解析し、その解析によって算出したメモリセルの不良ビットの総数で、設計したメモリアレーを評価する手段を有している。そのため、設計したメモリアレーを定量的に評価でき、所望の性能要求を満たすようなアレー設計の指針を容易に得ることができる。また、メモリセルの読出し信号量Ｖｓｉｇの定式化により、不良ビットのプロファイリングが可能となるため、再設計が必要な素子特性パラメータの特定が容易に可能となる。
【００８９】
このようなことから、設計の容易化が実現可能となり、また、設計期間を短縮することが可能となる。なお、本発明は、前述した実施例１〜３で具体的に説明したものに限らず、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９０】
例えば、図６では入力パラメータとしてアレー電圧ＶＤＬやメモリセル容量ＣＳ、電源電圧低下ΔＶＢＤＬ等を用いたが、セルトランジスタの閾値電圧ＶＴＨや、セルトランジスタのチャネルを流れるサブスレッショルドリーク電流ＩＯＦＦ、セルキャパシタを流れるキャパシタリークＩＣＳ等も入力パラメータとして設定してもよい。この場合、隣接メモリセルの書き込み動作に伴い、データ線が接地電圧ＶＳＳになることで発生する所謂ディスターブ不良や、セルのキャパシタ間リークがデータ保持時間ｔＲＥＦに与える影響を明らかにすることができる。
【００９１】
さらにデバイスパラメータとしてチャネル不純物濃度や基板不純物濃度なども入力パラメータとして設定してもよい。この場合、基板定数の定式化ができるので、基板印加電圧ＶＢＢのデータ保持時間ｔＲＥＦに与える影響を定量化できる。基板電圧がデータ保持時間ｔＲＥＦへ与える影響がわかれば、最適なメモリセル電圧設定が可能となり、必要以上に高い、もしくは低い電圧を印加する必要がないため、セル不良率の低減と信頼性向上を同時に実現できる。さらに素子特性は、チップ内、ウェハ内、ロット内のいずれの素子特性を再現するように分布を設定しても良い。
【００９２】
このように、本設計手法は、その目的に応じて、様々な入力パラメータの設定が可能である。また、実施例１では１トランジスタ型のＤＲＡＭの設計について説明したが、本設計手法の適用はこれに限定されない。２トランジスタ型のツインセルでもよいし、二つの１トランジスタ型のＤＲＡＭセルの論理和をとるＯＲセルでもよい。また３トランジスタ型ＤＲＡＭにも適用できることはいうまでもない。
【００９３】
さらに図１７では所謂６トランジスタ型のＳＲＡＭに適用した場合について説明したが、４トランジスタ型のＳＲＡＭに適用しても良い。また、図１８では、ＮＡＮＤ型のＦＬＡＳＨメモリに適用した場合について説明したが、もちろん所謂ＮＯＲ型やＡＧ−ＡＮＤ型呼ばれるＦＬＡＳＨメモリに適用してもよいことは言うまでもない。また、カルコゲナイド膜と一つのアクセストランジスタで構成される、相変化メモリに適用しても良い。それぞれのメモリにおいて、所望の回路特性に関して必要な入力パラメータとその分布形状を実デバイス特性に適合するように適切に選択し、さらに所望の回路性能を適切に表現するような定式化を行うことで、様々なメモリセルのアレー設計の評価を定量的に行うことができる。このように、本設計手法は解析対象とするメモリセルに応じて、様々な変更が可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の前提として検討した従来技術によるワースト志向設計と本発明の基本概念である統計学的設計との違いを示すグラフであり、（ａ），（ｂ）は、同一のデータに対する表示形式をそれぞれ変えたものとなっている。
【図２】従来のワースト志向設計を用いてメモリアレーを設計したときのチップ製造フロー図である。
【図３】本発明の設計手法を回路設計に適用した時のチップ製造フロー図である。
【図４】本発明の設計手法を実現する半導体設計装置の構成の一例を示す図である。
【図５】従来の設計手法によって信号量解析を行った場合と、本発明の設計手法によって信号量解析を行った場合とでそれぞれの処理概要を比較して示す図である。
【図６】図５の処理において、入力素子パラメータを設定する際に行う統計学的分布の処理の一例を説明する図である。
【図７】図５の処理において、構成したメモリアレーの一例を示す図である。
【図８】図５の処理において、メモリセルの信号量解析の処理の一例を説明する図である。
【図９】図５の処理において、信号量解析からフェイルビットの数を導出する際の処理の一例を示すフロー図である。
【図１０】図５の処理において、信号量解析を行った結果の出力方法の一例を示すグラフである。
【図１１】本発明の設計手法を用いて、１Ｇｂのメモリセルの協調設計を行い、そのアレー設計の評価結果を示す一実施例である。
【図１２】図１１において、パスとフェイルの境界線上にあるメモリセル特性の解析結果を示す一実施例である。
【図１３】図６における入力パラメータを、様々な値に設定して、不良ビットの原因を定量的に解析した結果を示す一実施例である。
【図１４】信号量解析出力結果の他の実施例である。
【図１５】図６に示される入力パラメータを、様々な値に設定して、総不良ビット数を算出した結果の一実施例である。
【図１６】本発明の手法から得られた不良ビット数をもとに、不良セルを救済する対処手段の具体的な例を示した一実施例である。
【図１７】本発明の設計手法をＳＲＡＭに適用した場合を説明する図であり、（ａ）はＳＲＡＭの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【図１８】本発明の設計手法をＮＡＮＤ型の不揮発メモリに適用した場合を説明する図であり、（ａ）はＮＡＮＤ型の不揮発メモリの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【符号の説明】
【００９５】
Ｍ メモリ容量、メモリセル数
Ｎ センスアンプの数
ＶＴＮ センスアンプのオフセット
ＩＪ リーク電流
Ａ 実チップにおける頻度１のワーストセルの出現曲線
Ｉ４０１ データ入力部
Ｉ４０２ データ処理部
Ｉ４０３ データ出力部
ＶＤＬ アレー電圧
ＶＳＳ 接地電圧
ＣＳ メモリセル容量
ＶＢＤＬ 電源電圧低下
Ｄ５０１ 一様分布
Ｄ５０２ 正規分布
Ｄ５０３ 対数正規分布
ＲＤ５０１，ＲＤ５０２，ＲＤ５０３ 入力素子パラメータ値
ＭＣ メモリセル
ＳＡ センスアンプ
ｍ データ線上のメモリセル数
ＤＬ，／ＤＬ データ線
ＷＬ，ＷＬ０〜１５ ワード線
ＶＴＮ センスアンプの閾値電圧
ＣＤＬ データ線の寄生容量
Ｖｓｉｇ 読み出し信号量
ＶＳ＿ＥＦＦ 実効読出し信号量
Ｆ フェイルビット
ＶＮ（AＶＴＮ） オフセット損失信号量
ＶＮ（ＩＪ） リーク電流損失信号量
ＶＷＯ ワースト志向設計におけるアレー電圧
Ｂ ワースト志向設計不良ビット
Ｃ 協調設計における不良ビット
Ｐ 発生確率
ＶＮ（AＶＢＤＬ） 電源電圧低下損失信号量
ＮＤＩＳ ノーマル分布
ＭＤＩＳ マイノリティ分布
ｔＲＥＦ データ保持時間
ＶＤＤ 電源電圧
ΦＬＤ 負荷トランジスタ駆動スイッチ
ΦＤＲ ドライバトランジスタ駆動スイッチ
ΦＣＳＮ，ΦＣＳＰ コモンソース駆動スイッチ
Ｉ＿ＤＬ，Ｉ＿／ＤＬ，ＩＦ＿ＤＬ 読出し電流
Ｉ＿／ＤＬ オフ電流
Ｖｔ（Ｉ＿ＤＬ），Ｖｂ（Ｉ＿／ＤＬ），Ｖ（ＩＦ＿ＤＬ） データ線電圧
ＶＲＥＦ 参照電圧
ΦＲ 参照電源駆動スイッチ
ＶＷＬ ワード線電圧
ｔＲ センスアンプ活性化時間
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法及び半導体設計装置に関し、特に、半導体記憶装置の総不良ビット数を算出し、最適な設計及び製造手段を導出するのに有効な半導体記憶装置の製造方法及び半導体設計装置に関するものである。
【背景技術】
【０００２】
本発明者が検討したところによれば、半導体記憶装置の設計技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下ＤＲＡＭと記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化といった高性能化が強く求められている。
【０００４】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。微細化することで、メモリセルを小さくできる。その結果、データ線長が短くなり、データ線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、データ線の寄生容量を低減できるので、高速なセンスアンプ動作（読出し動作）も可能となる。さらには、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００５】
しかしながら、６５ｎｍ、４５ｎｍノードと微細化が進むにつれて、前述したような高性能化の効果だけではなく、様々な副作用があらわれる。その主な副作用は、微細化によって生じる素子特性のバラツキ増加である。ここで、素子特性のバラツキとは、例えばセルトランジスタの閾値電圧や、セルトランジスタから流れるリーク電流の大きさの分散値（平均値からのずれ）である。この素子バラツキは、回路性能の劣化の原因となるため、バラツキはできるだけ小さく抑えるのが望ましい。
【０００６】
素子特性のバラツキは、例えばトランジスタ素子を構成するチャネル長やチャネル幅、ゲート絶縁膜厚等の製造誤差に起因する。この製造誤差から閾値電圧等の素子特性のバラツキを求め、バラツキ低減の指針を得るための手法としては、特許文献１や特許文献２の技術が挙げられる。また、特許文献３には素子特性を統計的にモデル化し、チップ内のタイミング要求ポイントの不良確率を求める手法が開示されている。さらに、特許文献４には、素子特性バラツキを回路シミュレーションに導入し、ある特定の場所での回路特性のバラツキを求める技術が開示されている。
【０００７】
前記素子特性のバラツキ増加は、ＤＲＡＭセルの信号を読み出す際の誤動作の原因となる。その理由は、素子特性のバラツキによって、ＤＲＡＭの所謂読出し信号量Ｖｓｉｇが減少してしまうためである。例えばＤＲＡＭでは、センスアンプ回路を構成するペアトランジスタの閾値電圧差（オフセット）や、メモリセルトランジスタから流れるリーク電流などが、読出し信号量を減少させる主な要因である（これらのことを以下ではまとめてノイズと記す）。なお、前述した読出し信号量減少の様々な事例は、非特許文献１に詳細に記述してある。
【特許文献１】特開平０９−１７１５２２号公報
【特許文献２】特開平０９−１７１５２１号公報
【特許文献３】特開２００３−３１６８４９号公報
【特許文献４】特開２００３−３１８８２９号公報
【非特許文献１】Ｋｉｙｏｏ Ｉｔｏｈ，Ｓｐｒｉｎｇｅｒ、「ブイエルエスアイ・メモリ・チップ・デザイン（ＶＬＳＩ Ｍｅｍｏｒｙ Ｃｈｉｐ Ｄｅｓｉｇｎ）」、２００１年４月１日、ｐ．１９５−２４８
【非特許文献２】Ｍｉｎｃｈｅｎ Ｃｈａｎｇ，ｅｔ ａｌ．、「Ｉｍｐａｃｔ ｏｆ Ｇａｔｅ−Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ ｏｎ Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ Ｄｉｓｔｒｉｂｕｔｉｏｎ ｏｆ ２５６ Ｍｂｉｔ ＤＲＡＭ ｗｉｔｈ Ｎｅｇａｔｉｖｅ Ｗｏｒｄｌｉｎｅ Ｂｉａｓ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、Ａｐｒｉｌ ２００３、Ｖｏｌ．５０、Ｎｏ．４、ｐ．１０３６−１０４１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、前記のような半導体記憶装置の設計技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００９】
近年のようにメモリ容量が１Ｇｂ程度になると、素子特性のバラツキとその素子数を勘案して算出されるワーストケースのノイズが非常に大きくなる。その結果、前記ワーストケースのメモリセルの読出し信号量Ｖｓｉｇが０になってしまう場合がある。従来、メモリ設計者は、このようなワーストセルを誤動作させることなく読み出すために、複数のノイズのワースト条件をそれぞれ算出し、それらが同時に生じた場合を想定してメモリアレーを設計し、読出し信号量Ｖｓｉｇを確保してきた。例えば、信号量Ｖｓｉｇを充分に確保するために、メモリアレー電圧ＶＤＬを通常より高く設定する、メモリセルキャパシタ容量を充分に大きくする、メモリアレーのデータ線長を短くするなどがワーストケースの設計例として挙げられる。
【００１０】
微細化がさほど進んでいない世代、例えば０．２５ｕｍ技術等においては、素子特性のバラツキも少なく、前記ワーストケースの設計から得られるアレー電圧ＶＤＬやセルキャパシタ容量は、セルトランジスタやセルキャパシタの信頼性を損ねない程度の値であった。しかしながら、微細化時のメモリセルのワーストケースを勘案してノイズを算出すると、前記設計手法用いて得られるアレー電圧ＶＤＬやセルキャパシタ容量ＣＳの設計要求値が非現実的な値となってしまう。そこで、本発明者は、図１に示すような統計学的設計手法の検討を行った。
【００１１】
図１は、本発明の前提として検討した従来技術によるワースト志向設計と本発明の基本概念である統計学的設計との違いを示すグラフであり、（ａ），（ｂ）は、同一のデータに対する表示形式をそれぞれ変えたものとなっている。グラフの横軸は、それぞれ、ノイズであるオフセットとリーク電流を示しており、縦軸はその頻度を示している。例えば１Ｇｂ（＝Ｍ）のメモリ容量を仮定すると、図中のＭは１０９、Ｎは１０６程度となる。
【００１２】
ここで、ワーストセル（頻度１）のノイズを見積もる際は、それぞれのワーストケースを想定するワースト志向設計が従来一般的である。この場合、それぞれのノイズを独立な分布とすると、その発生確率はオフセットワーストの発生確率１／Ｎと、リーク電流ワーストの発生確率１／Ｍの積から求められるＰＷ＝１／（ＭＮ）となる。このように、それぞれのノイズがワースト値であるため、トータルのノイズ量は非常に大きくなってしまう。
【００１３】
後述するが、１Ｇｂにおいてワースト志向設計から算出されたワーストセルを保証するアレー電圧ＶＤＬは４．５Ｖとなり、信頼性や消費電力の観点から考えても、非現実的な設計要求値となる。一方実際のチップにおいては、ワーストセルの発生確率ＰＷは１／Ｍである。つまり、ワースト志向設計における発生確率は〜１／１０１５、実際のチップでは〜１／１０９、となり、従来設計ではおよそ６桁小さい発生確率のメモリセルをワーストセルと想定していることが分かる。
【００１４】
このように、過剰までに厳しい条件でメモリアレーを設計する手法では、実際のチップ内におけるメモリセルのワースト条件を正確に再現することができず、設計したアレーの良し悪しを定量的に判断できなかった。したがって、設計したメモリアレーの良し悪しを正確に評価するためには、それぞれのノイズのバラツキを統計的にモデル化し、実際のワーストセルのノイズを定量的に算出する設計手法が、今後は非常に重要となる。
【００１５】
上記のような課題を解決する手段として、前述した特許文献３には、遅延時間を定式化し、個々のパラメータをすべて同一な正規分布と仮定して、その個々のパラメータの和の分布の中心値と分散を、所謂相加平均と、二乗平均から求める手法が示されている。しかし、上記の手法は再生的な分布同士の和、例えば正規分布同士の和やポアソン分布同士の和等の場合に限定される。したがって、実際の素子特性の分布の多くの場合がそうであるように、異なる分布を有する複数の素子バラツキを考慮してタイミング不良の確率分布を得ることができない。
【００１６】
また、前述した特許文献４では、素子パラメータであるチャネル長やチャネル幅の製造バラツキをもとに、素子特性（閾値電圧等）のバラツキを再現し、回路特性の値を導出する手法が示されている。しかしながら、所定の場所で得られた回路特性が要求仕様に満たない場合において、複数の素子バラツキの中、どの素子特性バラツキが原因で回路特性の不良を引き起こしているのか特定できない。その理由は、回路特性の定式化がなされていないため、各素子特性バラツキの回路特性に与える影響が定量化できないからである。
【００１７】
そこで、本発明の目的は、このような問題等を鑑み、設計の容易化、または設計期間の短縮を実現可能な半導体記憶装置の製造方法及び半導体設計装置を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体記憶装置の製造方法は、メモリセルを含むメモリアレーの設計を行う工程と、設計したメモリアレーの検証を行う工程と、検証したメモリアレーを半導体ウエハ上に形成する工程とを含むものである。そして、前記メモリアレーの検証を行う工程は、メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、この複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、メモリセルの特性を定める数式を設け、この数式に対して前記決定したそれぞれのパラメータの値を適用することで、メモリセルの特性を算出する第２ステップと、この算出したメモリセルの特性に基づいてメモリセルの良否判定を行う第３ステップとを備え、複数のメモリセルに対して前記第１〜第３ステップを実行するというものである。そして、このようなメモリアレーの検証工程は、半導体設計装置のコンピュータ処理によって実現される。
【００２１】
すなわち、例えば、ＤＲＡＭを例とすると、メモリセルの読み出し信号量は、各種パラメータ（リーク電流、キャパシタ容量、またはセンスアンプのオフセット等）の関数によって定式化できる。但し、このような各種パラメータは、現実的には製造ばらつきに依存する分布を備えている。そこで、各種パラメータ毎にそのばらつき分布の中からランダムに値を抽出し、その抽出した値を適用してメモリセルの読み出し信号量を算出する。そして、このような値の抽出と読み出し信号量を算出をＤＲＡＭが含む多数のメモリセルに対して行い、これと共に各メモリセル毎に読み出し信号量に基づく良否判定を行う。
【００２２】
このような検証工程を設けることで、実際に製造される半導体記憶装置の特性により近い形で、半導体記憶装置の検証を行うことができる。つまり、従来技術のワースト志向設計のように過剰に設計条件が厳しくなることを避けることができる。また、各メモリセルの良否判定結果に基づいて検証を行うことができるため、メモリアレーの定量的な評価が可能となる。
【００２３】
さらに、各種パラメータがメモリアレーの特性にどう影響するかを、例えば不良と判定されたメモリセルの数などによって検証することができるため、メモリアレーの特性を改善するのにどのパラメータが最も有効かを容易に把握することが可能となる。この場合、例えば、検証結果として、各種パラメータの分布とそれに対応する良否判定結果とを対応させた視覚的な表示を行うとよい。
【００２４】
以上のようなことから、本発明を用いることで、半導体記憶装置の設計の容易化または設計期間の短縮を実現することが可能となる。なお、本発明は、ＤＲＡＭに限らず、ＳＲＡＭまたはフラッシュメモリ等様々な半導体記憶装置に適用することができる。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、半導体記憶装置の設計を容易化でき、また、設計期間の短縮が実現可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２７】
また、本実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。即ち、ウエルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【００２８】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに丸印をつけないものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに丸印をつけたＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下ＭＯＳＦＥＴを簡略化してＭＯＳあるいはＭＯＳトランジスタと呼ぶことにする。
【００２９】
なお、本発明は金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路に適用される。
【実施例１】
【００３０】
以下、図２から図１６を用いて、本発明の一実施例となる半導体記憶装置の製造方法および半導体設計装置について説明する。
【００３１】
まず、図２および図３を用いて従来技術を用いた場合と本発明を用いた場合とで、その製造フローの比較を行う。図２は、従来のワースト志向設計を用いてメモリアレーを設計したときのチップ製造フローである。図３は、本発明の設計手法を回路設計に適用した時のチップ製造フローである。
【００３２】
従来の設計手法を用いた場合は、図２に示すように、初めに、ステップＳ１０１にてチップの仕様を策定したのち、メモリアレーの回路ブロックの配置をステップＳ１０２で決定する。次に、ステップＳ１０３では、メモリアレーの論理動作をハードウェア記述言語等で設計し、その検証を行う。その後、ステップＳ１０４にて論理動作を実現するような回路を、トランジスタモデルを利用して設計し、ステップＳ１０５にて動作速度や動作タイミングが、要求仕様を満たすかどうか検証する。この際に、回路検証結果によっては、複数のアレイパラメータの中から所望のスペックを得るために改善が必要なパラメータを模索する作業が行われる。
【００３３】
回路設計、検証が終了したら、ステップＳ１０６にてレイアウト設計および検証を行う。この際に、場合によっては、回路設計への設計戻りが発生する。デバッグ完了の後、ステップＳ１０７にてシリコンウェハ上に、実チップを製造する。最後に、ステップＳ１０８で、製造不良やデータパターン依存性によるメモリセルのリテンション不良などの検証を行い、仕様を満たす良品チップの選別を行う。
【００３４】
一方、本発明の設計手法を用いた場合は、図３に示すように、回路特性の算出に必要な入力パラメータとして、実際の入力パラメータが従う分布を適切に表現する統計分布が用いられる。そのため所望の回路特性値の分布を得ることができる。また出力した分布から、フェイルビットの総数を求めることができる。さらに、フェイルビットの不良原因の解析もできるため、設計を効率的に改善するアレイパラメータを容易に判別することができ、メモリアレーの再設計の指針をあらかじめ得ることが可能となる。したがって、設計時間の大幅な短縮が実現できる。なお図３に示すように、ステップＳ２０４以外のフローは基本的に図２と同様であるためここでは説明を省略する。
【００３５】
次に、図４および図５を用いて前述したステップＳ２０４の処理に必要な装置およびその処理の詳細な一例について説明する。図４は、本発明の設計手法を実現する半導体設計装置の構成の一例を示す図である。
【００３６】
図４に示す半導体設計装置は、データ入力部Ｉ４０１、データ処理部Ｉ４０２、データ出力部Ｉ４０３から構成される。前述したように、回路特性の算出に必要な入力パラメータはある統計分布を有する。ここで統計分布とは、ある頻度とある幅をもった分布である。図４では入力データとして、センスアンプのオフセット、アクセストランジスタのリーク電流、データ線ノイズ、及びアクセストランジスタの閾値電圧のそれぞれが、ある中心値とある分散値を有する場合を示している。これらの入力データが、データ処理部Ｉ４０２に転送される。
【００３７】
データ処理部Ｉ４０２は、所望の回路特性の数式化手段と、入力データが従う統計分布を再現するような乱数の生成手段と、生成した乱数からセンスアンプのオフセット値やリーク電流を計算する手段と、数式化した回路特性式に、ランダムに生成したリーク電流等の値を代入し、所望の回路特性値を算出する手段を有する。データ出力部Ｉ４０３は、算出したすべての回路特性値をある頻度とある幅をもった分布として出力する回路特性分布出力手段を有する。これにより、例えばメモリセルの読出し信号量出力時間や、データ保持時間が要求値に満たないフェイルビットの総数が算出できる。
【００３８】
なお、本半導体設計装置は、コンピュータを用いたプログラム処理によって実現される。すなわち、例えば、ハードディスクなどの記憶装置に格納した前記データ入力部Ｉ４０１の各種データに対して、ＣＰＵおよびＲＡＭ等を用いて前記データ処理部Ｉ４０２の処理を行い、その処理結果となる各種分布データをディスプレイ等に出力する。
【００３９】
図５は、従来の設計手法によって信号量解析を行った場合と、本発明の設計手法によって信号量解析を行った場合とでそれぞれの処理概要を比較して示す図である。
【００４０】
まず、従来の手法では、信号量解析をするための入力パラメータ値（例えばセンスアンプのオフセットやリーク電流）は、メモリセルの総数や素子特性（入力パラメータ）のバラツキを勘案し算出したワースト値（Ｓ３０５）であった。したがって、ステップＳ３０２で設計したあるメモリアレー構成の信号量解析を行った場合（ステップＳ３０３）、アレーの良し悪しを前記ワーストケースで判断することになる（ステップＳ３０６）。
【００４１】
しかし前述したように、ワースト志向設計で算出したメモリセルの入力パラメータの発生確率は著しく小さく、ステップＳ３０３において算出した読出し信号量が０以下になり、メモリセルの読み出しエラーが発生してしまう場合がある。この場合、ワーストポイントのメモリセルがフェイルしないように、メモリアレーの再設計を行う必要がある。しかし、過剰に厳しい条件を想定したワースト志向設計では、再設計で要求される素子特性バラツキの低減が、物理的に困難となる場合がある。その結果、要求仕様を満足する良品チップが取得できない恐れがある。
【００４２】
また従来の設計手法においては、異なる分布を有する複数の素子パラメータのバラツキを組み込んだ形で、回路特性（即ち読出し信号量）Ｖｓｉｇを定式化する手段を有していないために、前記複数の素子特性パラメータ値のそれぞれが、回路特性にどのような影響を及ぼすのか定量化できなかった。そのため、考えられるすべての素子特性パラメータの再設計を行い、その改善効果とその副作用の確認を回路シミュレーションと実チップで検証しなければならず、チップ設計全体の設計時間増加を引き起こしていた。
【００４３】
もちろんこの状況は回路設計の段階にとどまらず、回路検証、レイアウト設計・検証やテスト工程にも同様のことが起こりうることは言うまでもない。例えば、テスト工程において、実チップが所望の動作速度を満たさないことが判明したとする。再設計の一例として、メモリセルの駆動電流を増加して、読み出し速度の高速化を実現するという手段が挙げられる。
【００４４】
具体的にはメモリセルトランジスタのチャネル幅を大きくすれば駆動電流を増加できる。この時、コスト面から考えると、チップサイズを大きくすることなく、メモリセルのチャネル幅を広くすることが望ましい。しかし、チップサイズを一定のままで、チャネル幅を広くすると、メモリセル間の距離が狭くなる。その結果、接触不良（レイアウト不良）の発生頻度が増える、もしくは、メモリセル間の距離が狭くなったことで生じるトランジスタ間の応力増加によるリーク電流の増加などを引き起こす可能性もある。もちろん、メモリセル間の距離を広く確保して、上記のような再設計を行ってもよいが、その場合チップサイズが増加するという副作用が生じてしまう。
【００４５】
このように、駆動電流増加という改善効果だけでなく、チャネル幅を広くすることで発生する不良率の増加や、チップサイズの増加というトレードオフも考慮する必要がある。したがって、様々なステップでの再設計において、考えうるすべてのトレードオフをシミュレーションや実チップで検証しなければならず、必然的にチップ設計に要する時間が増加してしまう。
【００４６】
一方、本発明の設計手法となる協調設計技術は、例えば、図４で述べたような装置を用いて実現される。本協調設計技術では、回路設計のステップＳ２０４において、入力パラメータである素子パラメータや回路パラメータとして、統計学的な分布を有するものが用いられる。ここで、前記入力パラメータは、実際の素子及び回路特性とよく適合するような分布を有することが望ましい。例えば、センスアンプのオフセットは正規分布、リーク電流は対数正規分布、アレーノイズは一様分布という形で入力パラメータが設定される（ステップＳ３０１）。
【００４７】
次に所望のメモリアレーを設計した後（ステップＳ３０２）、データ処理部Ｉ４０２において、ステップＳ３０１で設定した入力データの統計分布に従い、一ビットずつメモリセルのノイズ成分を発生させる。即ち、すべてのビットの読出し信号量Ｖｓｉｇを一ビット毎算出する（Ｓ３０３）。このようにしてメモリセルの信号量を一ビットずつ算出した後、データ出力部Ｉ４０３において、アレーの良し悪しの判断基準となる総フェイルビット数を算出する（Ｓ３０４）。ここでフェイルビットとは、読出しエラーとなるメモリセルのことであり、例えば仕様から要求されるデータ保持時間が経過した後、データ線に出力される読み出し信号量Ｖｓｉｇが０以下になるメモリセルである。
【００４８】
このように、すべてのビットに関して読み出し信号量Ｖｓｉｇを算出するので、実際のチップのワーストセル（頻度１）のメモリセル特性を再現できる。言い換えると、複数の素子特性バラツキを考慮して回路特性に与える影響を算出するに当たり、その特性バラツキの組み合わせ方を、実デバイスを再現するように生成できる。例えば、センスアンプのオフセットは中心値程度の値（発生確率：〜０．５）であり、メモリセルのリーク電流は、ワースト値（発生確率：〜１／１０９）というような素子特性パラメータの値をランダムに生成し、すべてのビットに関して計算することが可能となるため、実際の現実的なワーストケースを再現できる。
【００４９】
加えて、本発明の手法により、任意のデータ保持時間における不良ビット数も定量化できるので、所望の仕様を満たすための対策技術の棲み分けも明確化できる。例えば、要求されたデータ保持時間に満たない不良ビットの総数がアレーに搭載された冗長ビット数よりも多い場合、冗長ビットを増やし、チップサイズ増大を犠牲にして救済能力を高めたほうがよいのか、セル容量を数ｆＦ増やせばよいのかという判断を、本協調設計手法を用いて算出した総フェイルビット数から決定することが可能となる。このように、各素子特性パラメータの分布を統計的に再現でき、また各パラメータが回路特性に与える影響を定量化できるため、設計したメモリアレーの再設計の最適な指針を抽出し、回路設計に要する時間を大幅に短縮できる。
【００５０】
なお、図５では主に回路設計に関して協調設計技術を説明したが、もちろん本発明はその主旨を逸脱しない限り様々な変更が可能なことは言うまでもない。たとえば、入力素子特性パラメータとして、配線の寄生抵抗や寄生容量、電源電圧変動などを導入し、不良ビットの物理的位置を統計的に算出する手段を設けても良い。この場合、不良ビットの物理的な位置を再現することができるので、より精度の高い救済方法の選択が可能となる。
【００５１】
また、回路検証におけるタイミング解析に本手法を適用しても良い。例えば、配線抵抗や、配線の寄生容量をモデル化し、所望の場所における遅延時間を定式化して回路検証を行えば、従来のワースト志向設計に比べて、より高い精度でメモリアレーを評価できる。もちろん、回路設計と回路検証の両方に、本設計手法を適用しても良い。この場合、要求仕様を満たすような最適なアレー設計が実現できるため、設計と検証における再設計に要する時間を必要最小限に抑えることができる。
【００５２】
また、レイアウトパターンから実際の素子形状を予測する手段、例えばメモリセルのトランジスタ形状の分布を統計学的に再現する手段を設けても良い。この場合、メモリセルの駆動電流と、素子形状から求められるリーク電流との相関関係が明確になる。したがって前述したような、メモリセルの駆動電流増加とセル不良率のトレードオフを定量化することができ、最適な再設計の指針を抽出できるので、後戻りに要する時間の短縮が可能となる。このように、メモリアレーの様々なフローにおいて、本発案の協調設計技術を適用することで、より短期間で多数の良品チップを取得できるという効果が得られることは言うまでもない。
【００５３】
つぎに、図５におけるステップＳ３０１、Ｓ３０２、Ｓ３０３、Ｓ３０４の詳細な処理内容の一例を図６〜図１０を用いて説明する。ここでは、本発明の設計手法をＤＲＡＭの所謂信号量設計に適用した場合を想定して説明する。図６は、図５の処理において、入力素子パラメータを設定する際に行う統計学的分布の処理の一例を説明する図である。図７は、図５の処理において、構成したメモリアレーの一例を示す図である。図８は、図５の処理において、メモリセルの信号量解析の処理の一例を説明する図である。図９は、図５の処理において、信号量解析からフェイルビットの数を導出する際の処理の一例を示すフロー図である。図１０は、図５の処理において、信号量解析を行った結果の出力方法の一例を示すグラフである。
【００５４】
まず図６に示したステップＳ３０１のように、信号量設計に必要な入力パラメータの設定をする。ここでは、回路パラメータとしてアレー電圧ＶＤＬ、セルキャパシタＣＳや電源電圧低下ΔＶＢＤＬ、デバイス特性パラメータとして、センスアンプ回路のオフセットΔＶＴＮ、セルリーク電流ＩＪが記載されている。なお、ワード線電圧ＶＷＬやセルトランジスタの閾値電圧ＶＴＨなど、その他の回路パラメータやデバイス特性パラメータは説明の簡単化のため省略してある。
【００５５】
入力パラメータのうち、電源電圧低下ΔＶＢＤＬは一様分布Ｄ５０１に従い、例えばＲＤ５０１の値をとる。オフセットΔＶＴＮは正規分布Ｄ５０２に従い、例えばＲＤ５０２の値をとる。セルリーク電流ＩＪは対数正規分布Ｄ５０３に従い、例えばＲＤ５０３の値をとる。以上のように、各素子特性バラツキをそれぞれの統計分布の中からランダムに生成する。すなわち、実デバイスの分布特性に適合するような分布を入力パラメータとすることで、メモリアレーの定量的な評価が可能となる。
【００５６】
次に、図７に示したステップＳ３０２のように、メモリアレー構成を設計する。図中のＭＣはメモリセル、ＳＡはセンスアンプ、ＤＬはデータ線、Ｎはセンスアンプの個数、ｍはデータ線上のメモリセル数、Ｍは総メモリ容量、ＲＤ５０１−ＲＤ５０３は図５における入力パラメータを示している。なお、図７では所謂折り返し型のアレー構成を示したが、もちろん開放型のアレー構成でもよいことはいうまでもない。様々なアレー構成に対して、本手法の設計技術が適用できる。
【００５７】
アレー構成の設計後、ステップＳ３０３にて、読出し信号量の解析を行う。図８（ａ）の動作波形に示すように、理想読出し信号量Ｖｓｉｇ（＝（ＶＤＬ／２）×ＣＳ／（ＣＳ＋ＣＤＬ））は、ワード線ＷＬを起動した後、データ線ＤＬ、／ＤＬに表れる微小な電圧差である。この電圧差は、センスアンプ回路ＳＡを活性化することで、それぞれアレー電圧ＶＤＬを接地電圧ＶＳＳに増幅される。なお図８（ｂ）の回路構成は、一般的なＤＲＡＭに用いられているものであり、ここでは説明の詳細は省略する。
【００５８】
ここで、理想読出し信号量Ｖｓｉｇは、電源電圧低下ΔＶＢＤＬやオフセットΔＶＴＮ、リーク電流ＩＪによって、実効読出し信号量ＶＳ＿ＥＦＦまで減少し、
【００５９】
【数１】
と表すことができる。ここでＣＤＬはデータ線寄生容量、ＶＮ（ΔＶＢＤＬ）、ＶＮ（ΔＶＴＮ）、ＶＮ（ＩＪ）はそれぞれ電源電圧低下ΔＶＢＤＬ、オフセットΔＶＴＮ、セルリークＩＪの値を、読出し時のデータ線電圧に換算した損失データ線信号量である。本発明の手法は、右辺括弧内の３つの素子特性バラツキ（ノイズ）をメモリセル１ビットごと算出し、すべてのメモリセルの実効読出し信号量ＶＳ＿ＥＦＦを求める。そのため不良ビットの総数を求めることができ、設計したメモリアレーの定量的な評価が可能となる。
【００６０】
図９は、上記したステップＳ３０３から、ステップＳ３０４にかかる一連の処理をフローチャートにして示したものである。アレー電圧ＶＤＬとセルキャパシタＣＳ、データ線寄生容量ＣＤＬから、ある一つのメモリセルの理想読出し信号量Ｖｓｉｇを算出する（Ｓ３０３−１）。次にノイズ成分である損失データ線信号量のＶＮ（ΔＶＢＤＬ）、ＶＮ（ΔＶＴＮ）、ＶＮ（ＩＪ）を、仮定した統計モデルに従うようにランダムに生成する（Ｓ３０３−２，Ｓ３０３−３，Ｓ３０３−４）。例えば正規分布モデルに従うような乱数を生成するには、例えばボックスミュラー法に代表されるような、擬似乱数生成手段を使えばよい。
【００６１】
このようにして、一つのメモリセルに対して、（１）式の右辺に示される３つのノイズ成分を一つ一つ発生させる。その後、生成した理想信号量Ｖｓｉｇから３つのノイズ成分を差し引くことで、実効読出し信号量ＶＳ＿ＥＦＦを算出する（Ｓ３０３−５）。ここで、実効信号量ＶＳ＿ＥＦＦが０以下であるならば、フェイルビット数ＮＦをカウントアップする（Ｓ３０３−６）。ステップＳ３０３−４からステップＳ３０３−７に至る処理を、同一センスアンプに接続されているメモリセルの数であるｍ回繰り返し、実効読出し信号量ＶＳ＿ＥＦＦを計算する。さらにステップＳ３０３−３からステップＳ３０３−８に至る処理を、構成したメモリアレーにあるセンスアンプの個数分、即ちＮ回繰り返し、同様に実効読出し信号量ＶＳ＿ＥＦＦを計算し、全メモリセルの実効読出し信号量ＶＳ＿ＥＦＦとフェイルビット数ＮＦを算出する（Ｓ３０４）。
【００６２】
次にステップＳ３０４において、信号量解析で得られた結果を出力する手段としては、図１０のようにノイズであるオフセット損失信号量ＶＮ（ΔＶＴＮ）とリーク電流損失信号量ＶＮ（ＩＪ）がそれぞれの横軸で、縦軸が頻度（確率密度関数と同義）であるグラフが挙げられる。平面状のパスとフェイルを区別している直線は、式（１）を、
【００６３】
【数２】
と変形することで得られる。また図中のフェイル領域に存在するプロットＦはフェイルビットを表している。
【００６４】
図１１は、図１０の出力結果の具体的な例であり、１Ｇｂのメモリアレーを想定し本設計手法で信号量解析を行った結果である。横軸はオフセット損失信号量ＶＮ（ΔＶＴＮ）、リーク電流損失信号量ＶＮ（ＩＪ）、縦軸は度数（メモリセルの数）である。アレー電圧ＶＤＬは、１．４Ｖ、セル容量ＣＳは２５ｆＦ、センスアンプの個数Ｎは約１．５Ｍ個である。折り返し型アレー構成において、前述した実効読出し信号量ＶＳ＿ＥＦＦから各メモリセルにおけるデータ保持時間を算出し、データ保持時間が要求仕様（例えば６４ｍｓ）に満たない不良ビット数を算出した結果、不良ビット数は１６５ビットであった。
【００６５】
ここで、この１６５ビットの不良ビット数は、チップ上に搭載できる上限の救済ビット数よりも充分に小さい。このように本手法を用いれば、前述の入力設定で設計した１Ｇｂのメモリアレーが、要求仕様で動作することを保証できる。一方、従来のワースト志向設計のポイントでは、各損失信号量のワースト値から算出されるワーストアレー電圧ＶＷＯは４．５Ｖとなる。以上の説明から分かるように、従来のワーストポイントのメモリセル性能を基準にメモリアレーの良し悪しを判断する方法ではなく、不良ビットの総数を算出する手段を設けることで、メモリアレーの定量的な評価が可能となる。
【００６６】
なお、図１１のグラフは、フェイルビットの主要因がどちらのノイズに起因するかが明確に分かるような出力手段である。図１１に示されるように、オフセット損失信号量ＶＮ（ΔＶＴＮ）は中心値の０近辺、かつリーク電流損失信号量ＶＮ（ＩＪ）は１．０以上（リーク電流だけで実効信号量が０になることと同意）の部分に、フェイルビットの大部分が分布していることが分かる。したがって、フェイルビット数の低減を実現するためには、オフセットのバラツキを低減するよりも、リーク電流のバラツキを低減する（ＶＮ（ＩＪ）のバラツキ幅を狭くする）ほうがより効果的であることが明確になる。
【００６７】
また各メモリセルのノイズ成分の算出結果を出力する手段を設ければ、特定の不良ビットのプロファイリングが可能となる。図１２は、図１１において、パスとフェイルの境界線上にあるメモリセル特性の解析結果を示す一実施例である。図１２では、従来のワースト志向設計を適用して求めたワースト設計ポイントＢ（図１１のＢ点）のノイズの算出結果と、パスとフェイルの境界線上に存在するマージナルな不良ビットＣ（図１１のＣ点）のノイズ算出結果をもとに、理想読出し信号量Ｖｓｉｇからノイズを差し引いて算出したそれぞれの実効信号量ＶＳ＿ＥＦＦを示している。
【００６８】
前述したようなワースト志向設計では、オフセット損失信号量ＶＮ（ΔＶＴＮ）とリーク電流損失信号量ＶＮ（ＩＪ）のそれぞれの発生確率は、６．３Ｅ−７と９．３Ｅ−１０となり、ノイズの合計は理想読出し信号量Ｖｓｉｇの約２．７倍となってしまい、ワーストセルはリテンション不良ビットとなる。一方、本手法を用いて算出されたマージナルな不良ビットのノイズの発生確率は、オフセット損失信号量ＶＮ（ΔＶＴＮ）が６．５Ｅ−１、リーク電流損失信号量ＶＮ（ＩＪ）が１．８Ｅ−７となる。
【００６９】
この解析結果から明らかなように、オフセット損失信号量ＶＮ（ΔＶＴＮ）は設計ターゲットである中心値（損失信号量０ｍＶ）に近い値をとるため、リテンション不良ビットの主要因ではない。一方、リーク電流損失信号量ＶＮ（ＩＪ）のバラツキは大きく、損失信号量全体の８０％程度を占めている。このように、本設計手法による解析結果の出力手段として、メモリセルのノイズ成分の算出結果を出力する手段を設ければ、不良ビットの原因を容易に解析することが可能となる。
【００７０】
図１３は、図６における入力パラメータを、様々な値に設定して、不良ビットの原因を定量的に解析した結果を示す一実施例である。ここでは、前述した図１２とは別の出力結果の再現手段として、図１３のように様々な入力パラメータ条件において、オフセットとリーク電流が、総不良ビット数に寄与する割合を出力する手段を設けている。例えば図１３の一番上の棒グラフの入力設定では、オフセットが原因で不良となるメモリセルが、全不良ビットの８６％を占めることを示しており、オフセットバラツキの低減が、技術課題であることがわかる。真中の棒グラフは、５８％がリーク電流による不良、４２％がオフセットによる不良、一番下の棒グラフの入力条件では、９５％がリーク電流によってメモリセルのリテンション不良を引き起こすということ示している。
【００７１】
以上、図１１から図１３の説明からわかるように、本手法を用いれば、メモリセルトランジスタのリーク電流バラツキがメモリセルのリテンション不良の原因であるのか、センスアンプオフセットのバラツキがメモリセルのリテンション不良の原因であるのか、ということを定量的に区別することが可能となる。
【００７２】
もちろん、解析結果はその目的に応じて様々な出力形態に変形することができる。図１４は、信号量解析出力結果の他の実施例である。横軸はデータ保持時間ｔＲＥＦ、縦軸は累積度数分布とした所謂リテンション分布である。例えば、チップサイズや救済方式を鑑みて、チップに搭載できる最大救済ビット数が全メモリセル数に対して１Ｅ−５％の割合となった場合、縦軸の１Ｅ−５％の点から、メモリセルのワーストデータ保持時間が求められる。つまり、任意のデータ保持時間ｔＲＥＦにおける不良ビット数がわかる。その結果、ある入力パラメータ設定の条件におけるメモリアレーの性能を、不良ビットの総数を判断基準にして評価できる。
【００７３】
もちろん図１１と図１４の出力手段を同時に有してもよいことは言うまでもない。その場合、任意のデータ保持時間ｔＲＥＦにおける不良ビット数とその原因の双方が明確になり、不良ビットの課題とその効果的な改善方法を同時に導出することができる。例えば、データ保持時間が５ｍｓ以下の不良ビット数が１０５ビットであったすると、図１１のような出力手段を併せ設けて解析を行えば、不良ビットの原因はリーク電流であり、そのリーク電流のバラツキの低減により、例えば不良ビット数を１０３ビットに削減できるということが明らかになる。
【００７４】
また、図１５は、図６に示される入力パラメータを、様々な値に設定して、総不良ビット数を算出した結果の一実施例である。図１５では、入力パラメータであるアレー電圧ＶＤＬとリーク電流ＩＪを横軸にとり、データ保持時間ｔＲＥＦが１２８ｍｓ以下の不良ビット数を縦軸にとった棒グラフである。この図から、例えばアレー電圧ＶＤＬを設計ターゲット電圧（図中１．０）に設定し、リーク電流を最大許容電流値１．０以下にすれば不良ビット数は０ビットになる。またアレー電圧を設計ターゲット値より２５％低く設定しても、不良ビットは高々４ビットであり、設計したアレーが低電圧特性に優れていることがわかる。なお、前記許容リーク電流値は、非特許文献２によれば１００ｆＡ程度である。さらに図１５の結果を用いれば、例えば図１６に示すように、不良ビットを低減するための各種改善手法の棲み分けが明確化できる。
【００７５】
図１６は、本発明の手法から得られた不良ビット数をもとに、不良セルを救済する対処手段の具体的な例を示した一実施例である。図１６に示すように、メモリセル容量ＣＳが２０ｆＦで、データ線上のセル数が１２８個の場合、アレー電圧ＶＤＬが設計ターゲット値（図中１．０）かつリーク電流を最大許容電流値１．０以下にすれば、不良ビットの総数は充分に小さく、そのチップは良品チップとなるので、不良ビットを低減するための新たな技術は不要であることが分かる。また、リーク電流の最大値が前記最大許容電流値の２倍以上、もしくはアレー電圧ＶＤＬが設計ターゲット電圧より３７．５％低い場合は、メモリセル容量ＣＳの５ｆＦの増加が必要であることがわかる。その他の条件では、不良ビット数低減のために、冗長ビットの増加や、エラー訂正回路といった技術が必要になる場合がある。このように、素子特性パラメータの分布を統計学的にモデル化し、メモリアレー設計に導入して、総不良ビット数を算出する手段を設けることで、メモリアレーを定量的に評価できる。
【実施例２】
【００７６】
前述した実施例１では、ＤＲＡＭ設計に本発明の手法を適用した場合について説明したが、もちろんスタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）に適用してもよい。
【００７７】
図１７は、本発明の設計手法をＳＲＡＭに適用した場合を説明する図であり、（ａ）は、ＳＲＡＭの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。図中の記号は、電源電圧ＶＤＤ、負荷トランジスタ駆動スイッチΦＬＤ、ドライバトランジスタ駆動スイッチΦＤＲ、コモンソースΦＣＳＮ、ΦＣＳＰ、Ｈ側読出し電流Ｉ＿ＤＬ、Ｌ側オフ電流Ｉ＿／ＤＬ、読出し電流Ｉ＿ＤＬによるＨ側データ線電圧Ｖｔ（Ｉ＿ＤＬ）、オフリーク電流Ｉ＿／ＤＬによるＬ側データ線電圧Ｖｂ（Ｉ＿／ＤＬ）である。その他の記号は実施例１と同様である。また、メモリの読出し動作や書込み動作のための各回路の駆動方法等は、一般的な駆動手法を用いればよいので、ここではその詳細な説明は省略する。
【００７８】
ＳＲＡＭにおいて、本発明の設計手法を適用する場合、ワード線ＷＬ起動後からコモンソーススイッチΦＣＳＮによりセンスアンプが活性化されるまでの時間ｔＲにおいて、データ線間電圧差がＶｂ（Ｉ＿／ＤＬ）−Ｖｔ（Ｉ＿ＤＬ）がセンスアンプオフセットΔＶＴＮよりも大きいのであれば（Ｖｂ（Ｉ＿／ＤＬ）−Ｖｔ（Ｉ＿ＤＬ）＞ΔＶＴＮ）、選択したメモリセルＭＣのデータを正確に読み出すことができる。
【００７９】
そこで、まず、入力パラメータ設定の段階で、Ｈ側読出し電流Ｉ＿ＤＬやＬ側オフリークを、その電流特性と適合するような分布（例えば対数正規分布）に設定し、オフセットをその特性を再現するような分布（例えば正規分布）に設定する。次に、それぞれの素子特性値を各分布に従うようにそれぞれランダムに生成する。その後、前述の条件式に素子特性値を代入し、すべてのメモリセルについて読み出し動作が可能か、読出し誤動作を生じるのかを判断する。
【００８０】
このように、本発明の設計手法をＳＲＡＭに適用すれば、不良ビットの総数が求められる。したがって、ワースト志向設計よりも正確に、設計したアレーの評価ができる。また、出力手段として各素子特性値を表示する手段を設ければ、不良原因の特定も可能となり、再設計に要する時間を大幅に短縮できる。
【００８１】
なお、本実施例では、所定の時間後のデータ線間の電圧差を数式化して解析する例を説明したが、勿論これに限定されるものではない。所謂スタティックノイズマージンの解析に本発明の設計手法を適用してもよい。また、入力素子特性値として統計的な分布を設定した例を説明したが、各素子特性を表現する物理式をもちいてもよいことはいうまでもない。この場合、チャネル長やチャネル幅といったデバイスパラメータのバラツキを例えば正規分布と設定すれば、正確に素子特性値の分布を再現することができる。また、入力パラメータである素子特性値を、実験により測定した結果をそのまま用いてもよい。このようにすれば、分布を表現するための数式化が困難な場合でも、設計したアレーを定量的に評価できる。
【実施例３】
【００８２】
図１８は、本発明の設計手法をＮＡＮＤ型の不揮発メモリに適用した場合を説明する図であり、（ａ）はＮＡＮＤ型の不揮発メモリの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【００８３】
図中の記号は、データ線接続スイッチＳＴ１、制御ゲートＣＧ、浮遊ゲートＦＧ、ソース線選択スイッチＳＴ２、ソース線ＳＬ、参照電源駆動スイッチΦＲ、参照電圧ＶＲＥＦ、読出し電流ＩＦ＿ＤＬ、読出し電流ＩＦ＿ＤＬによるデータ線電圧Ｖ（ＩＦ＿ＤＬ）である。メモリセルの読出しや書込みのための各回路構成や駆動方法は、一般的に知られている手法で実現できるので、ここでは図面とその詳細な説明は省略する。また、本発明の設計手法は、この構成に限らず様々な回路構成に対しても適用可能である。
【００８４】
なお、図１８（ａ）に示すセンスアンプ回路ＳＡは、一定参照電圧を利用した回路構成としたが、参照電圧ＶＲＥＦはなくてもよい。その場合、センスアンプ回路ＳＡを構成するトランジスタの論理閾値とデータ線電圧Ｖ（ＩＦ＿ＤＬ）を用いて数式化すれば、不良ビットの総数を求めることができる。
【００８５】
ＮＡＮＤ型のＦＬＡＳＨメモリは、ＳＲＡＭと同様なゲインセルである。したがって、ワード線ＷＬ１がアサートされた時から、コモンソース駆動スイッチΦＣＳＮによりセンスアンプが活性化されるまでの時間ｔＲにおいて、データ線間電圧差とオフセットの関係が、ＶＲＥＦ−Ｖ（ＩＦ＿ＤＬ）＞ΔＶＴＮを満たせば、選択したメモリセルＭＣのデータを正確に読み出すことができる。メモリセルが不良か良品かの判断方法は、実施例１および実施例２に説明した手法と同様であるため、ここでは説明を省略する。
【００８６】
以上のように、本手法を用いれば、ＮＡＮＤ型のＦＬＡＳＨメモリにおいて、設計したアレーを定量的に評価できる。また、入力パラメータである素子特性値を表示する手段を設ければ、不良原因の特定も可能となり、再設計に要する時間を大幅に短縮できる。
【００８７】
以上、実施例１〜３で説明した半導体記憶装置の設計方法および製造方法、ならびに半導体設計装置について、その代表的な構成概要と効果について説明すると以下のようになる。
【００８８】
本発明の半導体設計装置は、各素子特性パラメータの統計学的な分布を加味してメモリセル特性を解析し、その解析によって算出したメモリセルの不良ビットの総数で、設計したメモリアレーを評価する手段を有している。そのため、設計したメモリアレーを定量的に評価でき、所望の性能要求を満たすようなアレー設計の指針を容易に得ることができる。また、メモリセルの読出し信号量Ｖｓｉｇの定式化により、不良ビットのプロファイリングが可能となるため、再設計が必要な素子特性パラメータの特定が容易に可能となる。
【００８９】
このようなことから、設計の容易化が実現可能となり、また、設計期間を短縮することが可能となる。なお、本発明は、前述した実施例１〜３で具体的に説明したものに限らず、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９０】
例えば、図６では入力パラメータとしてアレー電圧ＶＤＬやメモリセル容量ＣＳ、電源電圧低下ΔＶＢＤＬ等を用いたが、セルトランジスタの閾値電圧ＶＴＨや、セルトランジスタのチャネルを流れるサブスレッショルドリーク電流ＩＯＦＦ、セルキャパシタを流れるキャパシタリークＩＣＳ等も入力パラメータとして設定してもよい。この場合、隣接メモリセルの書き込み動作に伴い、データ線が接地電圧ＶＳＳになることで発生する所謂ディスターブ不良や、セルのキャパシタ間リークがデータ保持時間ｔＲＥＦに与える影響を明らかにすることができる。
【００９１】
さらにデバイスパラメータとしてチャネル不純物濃度や基板不純物濃度なども入力パラメータとして設定してもよい。この場合、基板定数の定式化ができるので、基板印加電圧ＶＢＢのデータ保持時間ｔＲＥＦに与える影響を定量化できる。基板電圧がデータ保持時間ｔＲＥＦへ与える影響がわかれば、最適なメモリセル電圧設定が可能となり、必要以上に高い、もしくは低い電圧を印加する必要がないため、セル不良率の低減と信頼性向上を同時に実現できる。さらに素子特性は、チップ内、ウェハ内、ロット内のいずれの素子特性を再現するように分布を設定しても良い。
【００９２】
このように、本設計手法は、その目的に応じて、様々な入力パラメータの設定が可能である。また、実施例１では１トランジスタ型のＤＲＡＭの設計について説明したが、本設計手法の適用はこれに限定されない。２トランジスタ型のツインセルでもよいし、二つの１トランジスタ型のＤＲＡＭセルの論理和をとるＯＲセルでもよい。また３トランジスタ型ＤＲＡＭにも適用できることはいうまでもない。
【００９３】
さらに図１７では所謂６トランジスタ型のＳＲＡＭに適用した場合について説明したが、４トランジスタ型のＳＲＡＭに適用しても良い。また、図１８では、ＮＡＮＤ型のＦＬＡＳＨメモリに適用した場合について説明したが、もちろん所謂ＮＯＲ型やＡＧ−ＡＮＤ型呼ばれるＦＬＡＳＨメモリに適用してもよいことは言うまでもない。また、カルコゲナイド膜と一つのアクセストランジスタで構成される、相変化メモリに適用しても良い。それぞれのメモリにおいて、所望の回路特性に関して必要な入力パラメータとその分布形状を実デバイス特性に適合するように適切に選択し、さらに所望の回路性能を適切に表現するような定式化を行うことで、様々なメモリセルのアレー設計の評価を定量的に行うことができる。このように、本設計手法は解析対象とするメモリセルに応じて、様々な変更が可能である。
【図面の簡単な説明】
【００９４】
【図１】本発明の前提として検討した従来技術によるワースト志向設計と本発明の基本概念である統計学的設計との違いを示すグラフであり、（ａ），（ｂ）は、同一のデータに対する表示形式をそれぞれ変えたものとなっている。
【図２】従来のワースト志向設計を用いてメモリアレーを設計したときのチップ製造フロー図である。
【図３】本発明の設計手法を回路設計に適用した時のチップ製造フロー図である。
【図４】本発明の設計手法を実現する半導体設計装置の構成の一例を示す図である。
【図５】従来の設計手法によって信号量解析を行った場合と、本発明の設計手法によって信号量解析を行った場合とでそれぞれの処理概要を比較して示す図である。
【図６】図５の処理において、入力素子パラメータを設定する際に行う統計学的分布の処理の一例を説明する図である。
【図７】図５の処理において、構成したメモリアレーの一例を示す図である。
【図８】図５の処理において、メモリセルの信号量解析の処理の一例を説明する図である。
【図９】図５の処理において、信号量解析からフェイルビットの数を導出する際の処理の一例を示すフロー図である。
【図１０】図５の処理において、信号量解析を行った結果の出力方法の一例を示すグラフである。
【図１１】本発明の設計手法を用いて、１Ｇｂのメモリセルの協調設計を行い、そのアレー設計の評価結果を示す一実施例である。
【図１２】図１１において、パスとフェイルの境界線上にあるメモリセル特性の解析結果を示す一実施例である。
【図１３】図６における入力パラメータを、様々な値に設定して、不良ビットの原因を定量的に解析した結果を示す一実施例である。
【図１４】信号量解析出力結果の他の実施例である。
【図１５】図６に示される入力パラメータを、様々な値に設定して、総不良ビット数を算出した結果の一実施例である。
【図１６】本発明の手法から得られた不良ビット数をもとに、不良セルを救済する対処手段の具体的な例を示した一実施例である。
【図１７】本発明の設計手法をＳＲＡＭに適用した場合を説明する図であり、（ａ）はＳＲＡＭの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【図１８】本発明の設計手法をＮＡＮＤ型の不揮発メモリに適用した場合を説明する図であり、（ａ）はＮＡＮＤ型の不揮発メモリの回路構成の一例、（ｂ）はその動作波形の一例を示すものである。
【符号の説明】
【００９５】
Ｍ メモリ容量、メモリセル数
Ｎ センスアンプの数
ＶＴＮ センスアンプのオフセット
ＩＪ リーク電流
Ａ 実チップにおける頻度１のワーストセルの出現曲線
Ｉ４０１ データ入力部
Ｉ４０２ データ処理部
Ｉ４０３ データ出力部
ＶＤＬ アレー電圧
ＶＳＳ 接地電圧
ＣＳ メモリセル容量
ＶＢＤＬ 電源電圧低下
Ｄ５０１ 一様分布
Ｄ５０２ 正規分布
Ｄ５０３ 対数正規分布
ＲＤ５０１，ＲＤ５０２，ＲＤ５０３ 入力素子パラメータ値
ＭＣ メモリセル
ＳＡ センスアンプ
ｍ データ線上のメモリセル数
ＤＬ，／ＤＬ データ線
ＷＬ，ＷＬ０〜１５ ワード線
ＶＴＮ センスアンプの閾値電圧
ＣＤＬ データ線の寄生容量
Ｖｓｉｇ 読み出し信号量
ＶＳ＿ＥＦＦ 実効読出し信号量
Ｆ フェイルビット
ＶＮ（AＶＴＮ） オフセット損失信号量
ＶＮ（ＩＪ） リーク電流損失信号量
ＶＷＯ ワースト志向設計におけるアレー電圧
Ｂ ワースト志向設計不良ビット
Ｃ 協調設計における不良ビット
Ｐ 発生確率
ＶＮ（AＶＢＤＬ） 電源電圧低下損失信号量
ＮＤＩＳ ノーマル分布
ＭＤＩＳ マイノリティ分布
ｔＲＥＦ データ保持時間
ＶＤＤ 電源電圧
ΦＬＤ 負荷トランジスタ駆動スイッチ
ΦＤＲ ドライバトランジスタ駆動スイッチ
ΦＣＳＮ，ΦＣＳＰ コモンソース駆動スイッチ
Ｉ＿ＤＬ，Ｉ＿／ＤＬ，ＩＦ＿ＤＬ 読出し電流
Ｉ＿／ＤＬ オフ電流
Ｖｔ（Ｉ＿ＤＬ），Ｖｂ（Ｉ＿／ＤＬ），Ｖ（ＩＦ＿ＤＬ） データ線電圧
ＶＲＥＦ 参照電圧
ΦＲ 参照電源駆動スイッチ
ＶＷＬ ワード線電圧
ｔＲ センスアンプ活性化時間
【特許請求の範囲】
【請求項１】
メモリセルを含むメモリアレーの設計を行う工程と、
前記設計したメモリアレーの検証を行う工程と、
前記検証したメモリアレーを半導体ウエハ上に形成する工程とを含み、
前記メモリアレーの検証を行う工程は、
前記メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、前記複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、
前記メモリセルの特性を定める数式を設け、前記数式に対して前記決定したそれぞれのパラメータの値を適用することで、前記メモリセルの特性を算出する第２ステップと、
前記算出したメモリセルの特性に基づいて前記メモリセルの良否判定を行う第３ステップと、
前記第１ステップ〜第３ステップを前記メモリアレーが含む複数のメモリセルのそれぞれに対して行う第４ステップとを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法において、
さらに、前記第４ステップによって得られた、前記複数のメモリセルに対応するそれぞれのパラメータの値の確率密度と、前記複数のメモリセルの良否判定結果との関係を表示する第５ステップを有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項１記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、ＳＲＡＭであり、
前記メモリセルの特性を定める数式は、ワード線の活性化から所定の時間経過後のデータ線間の電圧差であることを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項１記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、フラッシュメモリであり、
前記メモリセルの特性を定める数式は、ワード線の活性化から所定の時間経過後のデータ線の電圧であることを特徴とする半導体記憶装置の製造方法。
【請求項５】
ＤＲＡＭメモリセルを含むＤＲＡＭメモリアレーの設計を行う工程と、
前記設計したＤＲＡＭメモリアレーの検証を行う工程と、
前記検証したＤＲＡＭメモリアレーを半導体ウエハ上に形成する工程とを含み、
前記ＤＲＡＭメモリアレーの検証を行う工程は、
前記ＤＲＡＭメモリセルの読み出し信号量の増減に影響する要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、前記複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、
前記ＤＲＡＭメモリセルの読み出し信号量を定める数式を用い、前記数式に対して前記決定したそれぞれのパラメータの値を適用することで、前記ＤＲＡＭメモリセルの読み出し信号量を算出する第２ステップと、
前記算出したＤＲＡＭメモリセルの読み出し信号量に基づいて前記ＤＲＡＭメモリセルの良否判定を行う第３ステップと、
前記第１ステップから第３ステップを前記ＤＲＡＭメモリアレーが含む複数のＤＲＡＭメモリセルのそれぞれに対して行い、前記ＤＲＡＭメモリアレー内で良または不良となるＤＲＡＭメモリセルの数を算出する第４ステップとを有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項５記載の半導体記憶装置の製造方法において、
前記複数のパラメータは、メモリセルトランジスタの閾値電圧の中心値及び分散値と、メモリセルリーク電流の中心値及び分散値と、メモリセルキャパシタの容量値の中心値及び分散値と、センスアンプのペアトランジスタにおける閾値電圧差の中心値および分散値とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項５記載の半導体記憶装置の製造方法において、
前記複数のＤＲＡＭメモリセルに対する読み出し信号量の算出結果に基づき前記複数のＤＲＡＭメモリセルのそれぞれにおけるデータ保持時間を演算し、予め定めた前記データ保持時間のスペック値と前記演算したデータ保持時間とを比較することで前記ＤＲＡＭメモリアレーの中で良または不良となるＤＲＡＭメモリセルの数を算出することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項６記載の半導体記憶装置の製造方法において、
前記閾値電圧は、正規分布であり、
前記メモリセルリーク電流は、対数正規分布であり、
前記メモリセルキャパシタの容量値の分布は正規分布であることを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項６記載の半導体記憶装置の製造方法において、
前記第４ステップの処理では、
まず、第１のセンスアンプのペアトランジスタにおける閾値電圧差の値を前記第１ステップによって決定した後、前記決定した第１のセンスアンプの閾値電圧差の値を適用して前記第１のセンスアンプに接続される複数のＤＲＡＭメモリセルに対して読み出し信号量の算出が行われ、
次いで、第２のセンスアンプのペアトランジスタにおける閾値電圧差の値を前記第１ステップによって決定した後、前記決定した第２のセンスアンプの閾値電圧差の値を適用して前記第２のセンスアンプに接続される複数のＤＲＡＭメモリセルに対して読み出し信号量の算出が行われることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
コンピュータを用いて実現される半導体設計装置であって、
前記コンピュータは、
メモリセルの特性を定める数式と、前記メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータとを予め記憶し、
乱数を生成し、前記記憶した複数のパラメータ毎の分布の中から前記生成した乱数に基づいてそれぞれのパラメータの値を決定し、
前記記憶した数式に対して前記決定したそれぞれのパラメータの値を代入することで、前記メモリセルの特性を算出し、
前記算出した結果に基づいて前記メモリセルの良否判定を行い、
前記それぞれのパラメータの値の決定と前記メモリセルの特性の算出および良否判定とを予め設定したメモリセルの数だけ行うことを特徴とする半導体設計装置。
【請求項１１】
請求項１０記載の半導体設計装置において、
さらに、前記予め設定した数のメモリセルの特性を算出した結果として、前記それぞれのパラメータの値と前記それぞれのパラメータの値に対応する良否判定結果との関係を表す統計的な分布を出力することを特徴とする半導体設計装置。
【請求項１】
メモリセルを含むメモリアレーの設計を行う工程と、
前記設計したメモリアレーの検証を行う工程と、
前記検証したメモリアレーを半導体ウエハ上に形成する工程とを含み、
前記メモリアレーの検証を行う工程は、
前記メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、前記複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、
前記メモリセルの特性を定める数式を設け、前記数式に対して前記決定したそれぞれのパラメータの値を適用することで、前記メモリセルの特性を算出する第２ステップと、
前記算出したメモリセルの特性に基づいて前記メモリセルの良否判定を行う第３ステップと、
前記第１ステップ〜第３ステップを前記メモリアレーが含む複数のメモリセルのそれぞれに対して行う第４ステップとを有することを特徴とする半導体記憶装置の製造方法。
【請求項２】
請求項１記載の半導体記憶装置の製造方法において、
さらに、前記第４ステップによって得られた、前記複数のメモリセルに対応するそれぞれのパラメータの値の確率密度と、前記複数のメモリセルの良否判定結果との関係を表示する第５ステップを有することを特徴とする半導体記憶装置の製造方法。
【請求項３】
請求項１記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、ＳＲＡＭであり、
前記メモリセルの特性を定める数式は、ワード線の活性化から所定の時間経過後のデータ線間の電圧差であることを特徴とする半導体記憶装置の製造方法。
【請求項４】
請求項１記載の半導体記憶装置の製造方法において、
前記半導体記憶装置は、フラッシュメモリであり、
前記メモリセルの特性を定める数式は、ワード線の活性化から所定の時間経過後のデータ線の電圧であることを特徴とする半導体記憶装置の製造方法。
【請求項５】
ＤＲＡＭメモリセルを含むＤＲＡＭメモリアレーの設計を行う工程と、
前記設計したＤＲＡＭメモリアレーの検証を行う工程と、
前記検証したＤＲＡＭメモリアレーを半導体ウエハ上に形成する工程とを含み、
前記ＤＲＡＭメモリアレーの検証を行う工程は、
前記ＤＲＡＭメモリセルの読み出し信号量の増減に影響する要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータに対し、前記複数のパラメータ毎の分布の中から乱数に基づいてそれぞれのパラメータの値を決定する第１ステップと、
前記ＤＲＡＭメモリセルの読み出し信号量を定める数式を用い、前記数式に対して前記決定したそれぞれのパラメータの値を適用することで、前記ＤＲＡＭメモリセルの読み出し信号量を算出する第２ステップと、
前記算出したＤＲＡＭメモリセルの読み出し信号量に基づいて前記ＤＲＡＭメモリセルの良否判定を行う第３ステップと、
前記第１ステップから第３ステップを前記ＤＲＡＭメモリアレーが含む複数のＤＲＡＭメモリセルのそれぞれに対して行い、前記ＤＲＡＭメモリアレー内で良または不良となるＤＲＡＭメモリセルの数を算出する第４ステップとを有することを特徴とする半導体記憶装置の製造方法。
【請求項６】
請求項５記載の半導体記憶装置の製造方法において、
前記複数のパラメータは、メモリセルトランジスタの閾値電圧の中心値及び分散値と、メモリセルリーク電流の中心値及び分散値と、メモリセルキャパシタの容量値の中心値及び分散値と、センスアンプのペアトランジスタにおける閾値電圧差の中心値および分散値とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項７】
請求項５記載の半導体記憶装置の製造方法において、
前記複数のＤＲＡＭメモリセルに対する読み出し信号量の算出結果に基づき前記複数のＤＲＡＭメモリセルのそれぞれにおけるデータ保持時間を演算し、予め定めた前記データ保持時間のスペック値と前記演算したデータ保持時間とを比較することで前記ＤＲＡＭメモリアレーの中で良または不良となるＤＲＡＭメモリセルの数を算出することを特徴とする半導体記憶装置の製造方法。
【請求項８】
請求項６記載の半導体記憶装置の製造方法において、
前記閾値電圧は、正規分布であり、
前記メモリセルリーク電流は、対数正規分布であり、
前記メモリセルキャパシタの容量値の分布は正規分布であることを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項６記載の半導体記憶装置の製造方法において、
前記第４ステップの処理では、
まず、第１のセンスアンプのペアトランジスタにおける閾値電圧差の値を前記第１ステップによって決定した後、前記決定した第１のセンスアンプの閾値電圧差の値を適用して前記第１のセンスアンプに接続される複数のＤＲＡＭメモリセルに対して読み出し信号量の算出が行われ、
次いで、第２のセンスアンプのペアトランジスタにおける閾値電圧差の値を前記第１ステップによって決定した後、前記決定した第２のセンスアンプの閾値電圧差の値を適用して前記第２のセンスアンプに接続される複数のＤＲＡＭメモリセルに対して読み出し信号量の算出が行われることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
コンピュータを用いて実現される半導体設計装置であって、
前記コンピュータは、
メモリセルの特性を定める数式と、前記メモリセルの特性を定める要素であり、それぞれ製造ばらつきを想定して統計的な分布を備えた複数のパラメータとを予め記憶し、
乱数を生成し、前記記憶した複数のパラメータ毎の分布の中から前記生成した乱数に基づいてそれぞれのパラメータの値を決定し、
前記記憶した数式に対して前記決定したそれぞれのパラメータの値を代入することで、前記メモリセルの特性を算出し、
前記算出した結果に基づいて前記メモリセルの良否判定を行い、
前記それぞれのパラメータの値の決定と前記メモリセルの特性の算出および良否判定とを予め設定したメモリセルの数だけ行うことを特徴とする半導体設計装置。
【請求項１１】
請求項１０記載の半導体設計装置において、
さらに、前記予め設定した数のメモリセルの特性を算出した結果として、前記それぞれのパラメータの値と前記それぞれのパラメータの値に対応する良否判定結果との関係を表す統計的な分布を出力することを特徴とする半導体設計装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１１】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１２】
【図１３】
【図１５】
【図１６】
【図１７】
【図１８】
【図１１】
【図１４】
【公開番号】特開２００６−１８６１５０（Ｐ２００６−１８６１５０Ａ）
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願番号】特願２００４−３７９０７１（Ｐ２００４−３７９０７１）
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成１８年７月１３日（２００６．７．１３）
【国際特許分類】
【出願日】平成１６年１２月２８日（２００４．１２．２８）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]