【課題】半導体チップのチップ面積を小さくできる昇圧回路を提供する。
【解決手段】昇圧回路１００は、Ｎ個（Ｎは２以上の自然数）の容量素子（容量素子Ｃ０〜Ｃ３）を備える。Ｎ個の容量素子のうち第Ｋ番目（１＜Ｋ＜Ｎ、Ｋは自然数）の容量素子（容量素子Ｃ２）は第（Ｋ−１）番目の容量素子（容量素子Ｃ１）によって昇圧された第（Ｋ−１）番目の昇圧電圧を受けて、第（Ｋ−１）番目の昇圧電圧を更に昇圧した第Ｋ番目の昇圧電圧を発生して第（Ｋ＋１）番目の容量素子（容量素子Ｃ３）に供給し、第Ｎ番目の容量素子の一端（出力端子ＯＵＴ）から第Ｎ番目の昇圧電圧を発生する。Ｎ個の容量素子の内、少なくとも１つの容量素子（容量素子Ｃ０及びＣ１）は他の容量素子（容量素子Ｃ２及びＣ３）が形成された第１のチップ（半導体チップＣＨＩＰ２）とは異なる第２のチップ（半導体チップＣＨＩＰ１）に形成され、第１及び第２のチップは互いに積層されている。 （もっと読む）

【課題】リングゲート型ＭＯＳトランジスタ間の領域だけでなく、リング内の領域においてもディッシング現象の発生を抑止する。
【解決手段】半導体装置１は、基板１０と、基板１０上に形成されたリング形状のゲート電極２１を有するトランジスタ２０ｂと、ゲート電極２１の外側に配置され、ゲート電極２１と同層に設けられる複数の外部ダミーパターン４０と、ゲート電極２１の内側に配置され、ゲート電極２１と同層に設けられる少なくとも１つの内部ダミーパターン４１とを備える。 （もっと読む）

【課題】複数の記憶素子の初期状態もしくは消去状態の抵抗値のバラツキを低減すると共に、複数回の書き込み・消去動作に対して書き込み・消去時の抵抗値を保持することが可能な記憶素子および記憶装置を提供する。
【解決手段】記憶層２０に、酸化ガドリニウム（Ｇｄ−Ｏ）よりなる第１高抵抗層２２Ａと、酸化アルミニウム（Ａｌ−Ｏ）または酸化シリコン（Ｓｉ−Ｏ）よりなる第２高抵抗層２２Ｂとを設ける。第１高抵抗層２２Ａに存在する欠陥を第２高抵抗層２２Ｂにより補完し、構造の均一性を向上させ、複数の記憶素子１の初期状態または消去状態の抵抗値のバラツキを低減する。書き込み・消去動作を繰り返し行った場合に、欠陥の増殖を抑え、複数回の書き込み・消去動作に対する抵抗値保持特性を向上させる。 （もっと読む）

【課題】積層された複数の半導体チップ間で貫通電極切替情報を共有する。
【解決手段】複数の半導体チップ間でデータ転送を行うための複数の貫通電極を互いに共有した積層型半導体装置であって、複数の半導体チップに含まれる第１の半導体チップＩＦは、複数の貫通電極のうちデータ転送を行う貫通電極を指定する貫通電極切替情報ＳＷを保持し、複数の半導体チップに含まれる第２の半導体チップＣＣ０〜ＣＣ７に貫通電極切替情報ＳＷを転送する。本発明によれば、貫通電極切替情報ＳＷが第１の半導体チップＩＦから第２の半導体チップＣＣ０〜ＣＣ７に転送されることから、第２の半導体チップには貫通電極切替情報ＳＷを不揮発的に記憶する回路を設ける必要がない。これにより、第２の半導体チップのチップ面積を縮小することが可能となる。 （もっと読む）

【課題】複数のコアチップとインターフェースチップからなる半導体記憶装置において、Ｉ／Ｏ構成の切り替えを容易とする。
【解決手段】互いに異なるチップ識別情報ＬＩＤが割り当てられた複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備える。インターフェースチップＩＦは、外部との間で同時に入出力する単位外部データのビット数が可変であり、チップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬを、単位外部データのビット数に応じて可変とする。これにより、Ｉ／Ｏ構成の変更に伴うページ構成の切り替えを不要とすることが可能となる。 （もっと読む）

【課題】アンチヒューズ素子セットＡＦＳＥＴに含まれるデコーダ回路の数を抑制する。
【解決手段】アンチヒューズ素子セットＡＦＳＥＴのビット記憶回路ＢＭは、プログラム電圧が印加されたときに絶縁状態から導通状態へ変化する２つのアンチヒューズ素子ＡＦを含む。この２つのアンチヒューズ素子ＡＦの論理状態により、１ビット分のデータを表現する。２つのアンチヒューズ素子ＡＦは、１つのデコーダ回路１６０により一元的に制御される。データ記録に際しては、デコーダ回路１６０は２つのアンチヒューズ素子ＡＦを同時にプログラム電圧ライン１６ａ、１６ｂと接続することにより、２つのアンチヒューズ素子ＡＦを同時に絶縁破壊する。 （もっと読む）

【課題】被保護素子部、保護素子部及び周辺トランジスタ部を備える半導体装置において、周辺トランジスタ部のゲート絶縁膜と該ゲート絶縁膜よりも膜厚が薄い保護素子部の界面絶縁膜とを同一の工程において形成できるようにする。
【解決手段】半導体基板１の上に、被保護素子用ゲート絶縁膜２を形成し、保護素子部に形成された被保護素子用ゲート絶縁膜２の一部を除去して、開口部１４を形成し、半導体基板１の上部に開口部１４を通して不純物を注入して、保護素子部にダイオードを形成し、ダイオードの上部に酸化抑制材を注入して、酸化抑制層９を形成し、半導体基板１における周辺トランジスタ部の少なくとも一部とを露出し、露出した半導体基板１の上にゲート絶縁膜１１を形成すると共に、酸化抑制層９の上に界面絶縁膜１２を形成し、被保護素子用ゲート絶縁膜２、ゲート絶縁膜１１及び界面絶縁膜１２の上にゲート電極１３を形成する。 （もっと読む）

【課題】高集積化が容易な積層メモリ素子を提供する。
【解決手段】本願発明の積層メモリ素子は、基板と、基板上に互いに積層された、少なくとも１層のメモリ層をそれぞれ含む複数のメモリグループと、該複数のメモリグループのうち、複数の隣接した２つのメモリグループ間に介在する複数のＸデコーダ層と、前記複数の隣接した２つのメモリグループ間に、複数のＸデコーダ層と交互に介在される複数のＹデコーダ層と、を具備する積層メモリ素子である。 （もっと読む）

【課題】減少した信号スキューを提供するマルチチップ・パッケージされた集積回路装置及びその動作方法を提供する。
【解決手段】本発明のパッケージされた集積回路装置は、導電性パッドを上に含む基板と、基板上に複数のチップを含むチップスタックと、１次導電性ラインと、２次導電性ラインと、を備える。１次導電性ラインは、基板上の導電性パッドと、チップスタックの複数のチップのうちの一つの上に設けられた導電性パッドとを電気的に連結する。２次導電性ラインは、チップスタック内の複数のチップのうちの一つの上に設けられた導電性パッドを、その上側にある複数のチップのうちの一つ、及び下側にある複数のチップのうちの一つの上に設けられた対応する導電性パッドに電気的に連結する。 （もっと読む）

【課題】集積度を高めることが容易な３次元積層された多層構造メモリ素子を提供する。
【解決手段】本積層メモリ素子は、基板と、基板上に相互積層され、複数の群に分割された複数のメモリ層と、各群内のメモリ層と電気的に接続され、各群内のメモリ層の間に配された複数のインターデコーダと、複数のインターデコーダと電気的に接続され、複数のインターデコーダの間に配された少なくとも一つのプレデコーダと、を備えることを特徴とする。 （もっと読む）

【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 （もっと読む）

【課題】半導体装置の結晶欠陥発生を抑制することができる半導体装置の製造方法を提供する。
【解決手段】ウエハ上にＳＴＩ用のトレンチを形成し、そのトレンチに絶縁膜を埋め込む。次に、ウエハ表面に酸素を導入する。酸素導入は、酸素１００％雰囲気下で、１１００℃、６０秒間、ウエハ表面にＲＴＯ（Rapid Thermal Oxidation）を行う。その後、高温アニールを行う。ＳＲＡＭ製造プロセスにおいて、転位が発生するおそれのある高温アニール工程とソース／ドレイン部のイオン注入工程の前に酸素導入を行うため、ウエハの結晶強度を高めることができ、アニール工程やイオン注入工程によって発生する転位を抑えることができる。 （もっと読む）

【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。
【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】本発明は、ＳＯＩ基板を用い、１枚の基板上に実際の装置に独立して適用可能なドライバ機能を搭載した半導体装置を提供することを目的とする。
【解決手段】支持シリコン基板３１の上面に酸化膜３２が積層され、該酸化膜３２の上面に活性シリコン層３３が積層されたＳＯＩ基板３０、３０ａ、３０ｂに形成された半導体装置５０、５０ａ〜５０ｄであって、
前記ＳＯＩ基板３０、３０ａ、３０ｂの表面４０は、前記支持シリコン基板３１が露出した支持シリコン基板露出領域４１と、前記活性シリコン層３３が形成された活性シリコン層領域４２、４３とを有し、
前記支持シリコン基板露出領域４１又は前記活性シリコン層領域４２、４３の一方には出力回路１０、１０ａ〜１０ｅが形成され、他方には該出力回路１０、１０ａ〜１０ｅを駆動制御する制御回路２０、２０ａ〜２０ｄが形成されたことを特徴とする。 （もっと読む）

【課題】長さの制限がなく、メモリセルブロックを密集配列させて高いパッキング密度を具現することができる半導体素子及びそのセルブロック配置方法を提供する。
【解決手段】セルアレイと、前記セルアレイの横及び縦方向に配置されたデコーダとを有する複数個の「Ｌ」字形状のセルブロックを有し、前記複数個の「Ｌ」字形状のセルブロックは、前記横及び縦方向と交差する斜線方向に指向配置されている。 （もっと読む）

【課題】半導体装置及び該半導体装置のレイアウト方法を提供する。
【解決手段】複数のビットラインパターンと、複数のビットラインパターンにそれぞれ連結されて形成される複数のパッドパターンと、パッドパターンに形成される少なくとも一つのコンタクトと、を備え、パッドパターンのピッチは、ビットラインパターンのピッチより長い半導体装置とする。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
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【課題】 半導体素子の微細パターン製造方法を提供する。
【解決手段】フィーチャー層３１０の第１領域Ａには第１マスク構造物を形成し、第２領域Ｂには第２マスク構造物を形成する。各々デュアルマスク層とエッチングマスク層とを含むように第１マスク構造物及び第２マスク構造物を形成する。第１マスク構造物及び第２マスク構造物のエッチングマスクパターンを等方性エッチングし、第１マスク構造物からエッチングマスクパターンを除去する。第１マスク構造物及び第２マスク構造物の両側壁にスペーサ３５０Ａ、３５０Ｂを形成する。第２マスク構造物上にあるエッチングマスクパターンをマスクとして第１領域Ａで間にボイドが形成されるように側壁スペーサ３５０Ａを含む第１マスクパターンと、第２領域Ｂで間に第２マスク構造物が介在するように側壁スペーサ３５０Ｂ、３５０Ｃを含む第２マスクパターンを形成する。 （もっと読む）

【課題】熱的および化学的に安定な酸化ゲルマニウムの製造方法を提供する。
【解決手段】ｐ型Ｇｅからなる基板１は、純水および０．１％ＨＦによって洗浄され、その後、超純水によってリンスされる（工程（ａ）参照）。その後、基板１は、３３％の過酸化水素水３に、６０秒間、浸漬される（工程（ｂ）参照）。これによって、酸化ゲルマニウム膜４が基板１の一主面に形成される。 （もっと読む）