【課題】高耐圧トランジスタが形成される回路領域の面積を低減できる半導体記憶装置を提供する。
【解決手段】トランジスタＨＶＴｒは、半導体基板１１上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたゲート電極１４と、ゲート電極１４の両側の半導体基板１１内に形成されたソース領域１５及びドレイン領域１６とを有する。半導体基板１１にはトランジスタを分離する素子分離領域１２が形成されている。素子分離領域１２下の半導体基板１１内には不純物領域１７が形成され、半導体基板１１の表面領域には拡散層１８が形成されている。拡散層１８下で半導体基板１１の表面から不純物領域１７と同じ深さの半導体基板１１内に、不純物領域１７と同じ不純物濃度を持つ不純物領域１９が形成されている。さらに、拡散層１８上には基板コンタクト２１が形成されている。 （もっと読む）

【課題】 高電圧系配線による微小電流配線へのカップリングを回避でき、デッドスペースを削減する。
【解決手段】 電圧調整回路３０Ａ_１が第１帯状領域及び第２帯状領域を備え、比較的低電圧を扱う各アナログ系回路及び基準電圧線を第１帯状領域及びその隣に配置し、比較的高電圧を扱う各内部電圧発生回路を第２帯状領域に配置し、各アナログ系回路及び基準電圧線の上方に位置するように第２絶縁層Ｉ２上にシールド層Ｌ１＿Shield，Ｌ２＿Shieldを配置した構成により、高電圧系配線による微小電流配線へのカップリングを回避できる。また、複数本の第１帯状領域が互いに同一の第１の幅を有し、複数本の第２帯状領域が互いに同一の第２の幅を有する構成により、同一の帯状領域内で各回路を密に配置でき、デッドスペースを解消できる。 （もっと読む）

【課題】８００℃以上の高温のプラズマ窒化処理工程を含んでトンネル絶縁膜を形成することにより、トラップサイト(trap site)を減少させ、シリコン酸化窒化膜（ＳｉＯＮ）の形成によってホウ素浸透を抑制して漏れ電流および絶縁破壊電圧特性などを改善することが可能なフラッシュメモリ素子のトンネル絶縁膜形成方法の提供。
【解決手段】半導体基板上に酸化膜を形成する段階と、８００〜９００℃のプラズマ窒化処理工程によって前記酸化膜の表面に窒素含有絶縁膜を形成する段階と、前記半導体基板と前記窒素含有絶縁膜の形成された前記酸化膜との界面に窒素蓄積層を形成する段階とを含む、フラッシュメモリ素子のトンネル絶縁膜形成方法を提供する。 （もっと読む）

【課題】内部電源回路においてレーザアタックの有無を精度良く判定するための技術を提供する。
【解決手段】半導体装置は不揮発性メモリを含み、上記不揮発性メモリは内部電源回路を含む。上記内部電源回路は、電圧生成回路と、その出力電圧を分圧する分圧回路（１００）とを含む。さらに、上記内部電源回路は、上記分圧回路の第１タップからの出力電圧と基準電圧とを比較する第１コンパレータ（１０５）と、上記分圧回路の第２タップからの出力電圧と上記基準電圧とを比較する第２コンパレータ（１０４）と、上記第２コンパレータの出力に基づいてレーザアタックの有無を判定する判定回路（１０６）とを含む。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することによりレーザアタックの有無を精度良く判定可能にする。 （もっと読む）

【課題】低電圧トランジスタのジャンクションリークを減らす。
【解決手段】高電圧トランジスタおよび低電圧トランジスタを含む半導体装置は、高電圧トランジスタの第１素子領域１１と低電圧トランジスタの第２素子領域１４との間に形成された素子分離絶縁膜と、第１素子領域１１の半導体基板１上に形成された第１ゲート絶縁膜１７と、第１ゲート絶縁膜１７上に形成された第１ゲート電極１２と、第２素子領域１４の半導体基板１上に形成された第２ゲート絶縁膜１８と、第２ゲート絶縁膜１７上に形成された第２ゲート電極１５と、を備えている。素子分離絶縁膜は、第１素子領域１１の周囲に隣接する第１素子分離領域１３と、第２素子領域１４の周囲に隣接し、第１素子分離領域１３の底部より低い底部を有する第２素子分離領域１６と、を含む。第１ゲート絶縁膜１７は、第２ゲート絶縁膜１８より厚くなるように形成される。 （もっと読む）

【課題】不良解析の際に、メモリセルのレイアウトを制限したり、工程数を増加することなく、メモリセル数を数えやすくすること。
【解決手段】半導体基板２上にメモリセル３ａの繰り返しパターンが形成されたメモリセルアレイ領域３を有し、メモリセルアレイ領域３上に形成された所定層の電源配線４ａ、接地配線４ｂを、少なくともメモリセルアレイ領域３において、メモリセル３ａの配置と対応させて縦方向及び横方向に格子状にレイアウトしている。 （もっと読む）

【課題】複数の機種に展開される集積回路装置の低コスト化を実現する集積回路装置及びその端子配置方法を提供する。
【解決手段】マスクＲＯＭを内蔵する集積回路装置は、ＥＰＲＯＭを内蔵する集積回路装置の第１の辺に沿って配置される外部端子群と共通の第１の共通外部端子群と、前記ＥＰＲＯＭにアクセスするＥＰＲＯＭ版処理回路の機能の少なくとも一部を有し、その処理内容に対応した信号が前記第１の共通外部端子群を介して入力又は出力される処理回路と、前記処理回路によってアクセスされる前記マスクＲＯＭとを含み、前記第１の共通外部端子群が、当該集積回路装置の周囲の４辺のうち前記第１の辺に対応する第２の辺に沿って配置され、前記外部端子群を構成する各外部端子の並び順序と、前記第１の共通外部端子群を構成する各共通外部端子の並び順序とが同じである。 （もっと読む）

【課題】高アスペクト比の孔または溝を穿孔する。
【解決手段】酸化シリコンからなる絶縁膜１に対して、Ｃ₅Ｆ₈、Ｏ₂およびＡｒのエッチングガスを用いプラズマエッチング処理を施し、絶縁膜１を選択的にエッチングすることにより、絶縁膜１に孔３を穿孔する際に、最初は、ポリマー層のデポジション性が弱い条件でエッチング処理を行い、続いてポリマー層のデポジション性が強い条件に切り換えてエッチング処理を行うようにした。 （もっと読む）

凹型導電性ソケットを備える環状バイアを有するダイを含むダイスタックおよびそのダイスタックを形成する方法は、様々な電子システムで使用するための構造を提供する。一実施形態において、ダイスタックは、別のダイの凹型導電性ソケット中に挿入されたダイの頂部上に導電性ピラーを含む。 （もっと読む）

【課題】メモリセルトランジスタのコンタクト抵抗を低減する。
【解決手段】半導体装置７０には、半導体基板１上に複数の絶縁ゲート型電界効果トランジスタが設けられる。絶縁ゲート型電界効果トランジスタのゲートの間に形成され、側面が側壁絶縁膜８及び絶縁膜９により絶縁ゲート型電界効果トランジスタのゲートと分離された自己整合コンタクト開口部の底部には凹部形状のポリシリコンプラグ１１が設けられる。ポリシリコンプラグ１１上にはバリアメタル膜１２が設けられる。バリアメタル膜１２上には、自己整合コンタクト開口部を覆うように金属プラグ１３が埋設される。 （もっと読む）

【課題】不揮発性メモリ等の書き込み状態を外観だけで認識できるＩＣパッケージおよび通信機器を提供する。
【解決手段】ＩＣパッケージ１０に、データの書き換えが可能な記憶部１１と、記憶部１１の状態を検出する検出部１２と、検出部１２の検出結果に応じた報知を行う表示部１４とを設ける。 （もっと読む）

【課題】露光装備の最大解像度より微細なパターンを形成すること。
【解決手段】半導体基板上に第１のエッチングマスクパターンを形成する段階と、上記第１のエッチングマスクパターンに対応する段差を維持し得る厚さで第１のエッチングマスクを含む上記半導体基板上に補助膜を形成する段階と、上記第１のエッチングマスクパターンの側壁に形成された上記補助膜の間の空間に第２のエッチングマスクパターンを形成する段階と、上記第１のエッチングマスクパターン上に形成された上記補助膜を除去して両端の下部が互いに連結されて上記両端が上部に突出した第１の補助膜パターンを形成する段階と、上記第１のエッチングマスクパターン及び上記第２のエッチングマスクパターンを除去する段階及び上記第１の補助膜パターンの上記両端が隔離されるように上記両端間をエッチングして第２の補助膜パターンを形成する段階を含む。 （もっと読む）

【課題】不揮発性メモリの、対となるメモリアレイのメインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供する。
【解決手段】第１カラムゲート回路２０−１のゲートトランジスタＴＲ１〜４のゲートは、第１及び第２メインビット線ＧＢＬ０、１に対して直交交差して配置され、第１メインビット線ＧＢＬ０と２つのビット線ＢＬ０−１、ＢＬ１−１とを接続する２つのゲートトランジスタＴＲ１、２のドレインは、共通のエリアＲＤ１に形成され、第２メインビット線ＧＢＬ１と他の２つのビット線とを接続する他の２つのゲートトランジスタのドレインは、他の共通のエリアＤＲ２に形成され、第１及び第２メインビット線線ＧＢＬ０、１のレイアウトピッチがカラムゲート回路の繰り返しピッチとなる。 （もっと読む）

【課題】半導体装置を製造する際、側壁加工プロセスで形成される不要な配線を介したショートの発生を防ぎ、マイクロローディング効果やディッシング現象の発生を防ぐ。
【解決手段】基板上に被加工絶縁性膜を形成し、前記基板に設けられる素子を接続する第１の配線が配置される第１のエリアに前記第１の配線を形成するためにパターニングされた第１の犠牲膜を形成し、ダミー配線が配置される第２のエリアに前記ダミー配線を形成するためにパターニングされた第２の犠牲膜を形成し、前記第１の犠牲膜の側壁に形成される第３の犠牲膜と前記第２の犠牲膜の側壁に形成される第４の犠牲膜とを、分離した膜として形成し、前記第３の犠牲膜と前記第４の犠牲膜とをマスクとして前記被加工絶縁性膜をエッチングして凹部を形成し、導電性材料を前記凹部に埋め込むことを特徴とする半導体装置の製造方法を提供する。 （もっと読む）

【課題】基準電流の立ち上がりの高速化を図ることが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、しきい値電圧に応じたデータを保持するメモリセルにデータを記憶し、読み出すことが可能な半導体記憶装置であって、基準電流生成部と、基準電流生成部の出力に応じて出力端子から配線に基準電流を出力するアンプ部と、を有する基準電流生成回路を備える。 （もっと読む）

【課題】不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】積層された複数の半導体層と、複数の半導体層上にそれぞれ形成され、ＮＡＮＤ構造で配置された複数のメモリセル及び一つ以上のストリング選択トランジスタをそれぞれ含む複数のＮＡＮＤストリングと、複数のメモリセルの一側の複数のＮＡＮＤストリングに共通接続された共通ビットラインと、複数のメモリセルの他側の複数のＮＡＮＤストリングに共通接続された共通ソースラインと、複数のＮＡＮＤストリングのそれぞれの複数のメモリセルに結合された複数のワードラインと、共通ビットラインに印加された信号が複数のＮＡＮＤストリングに選択的に印加されるように、複数のＮＡＮＤストリングのそれぞれの一つ以上のストリング選択トランジスタにそれぞれ結合された複数のストリング選択ラインと、を備える不揮発性メモリ装置である。 （もっと読む）

【課題】素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供する。
【解決手段】シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、溝１３及び溝１４を形成する。溝１３及び１４を埋め込むようにシリコン酸化膜を高密度プラズマＣＶＤ法により形成する。溝１３上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。７００℃〜９００℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８に変化させる。 （もっと読む）

【課題】配線ピッチが微細化した場合などでも読み出し電圧を確保する。
【解決手段】サブビット線ＳＢＬ００〜ＳＢＬｎ３等は、第１メタル（第１金属配線層）で形成されている。一方、メインビット線は、第２、第３メタル（第２、第３金属配線層）に分散して形成されている。これにより、メインビット線のカップリング容量やオーバラップ容量が小さく抑えられ、カップリングノイズの影響も低減される。 （もっと読む）

【課題】コンタクトプラグと配線ラインとの正確なアラインを確保しうる半導体素子及びその製造方法を提供する。
【解決手段】配線ライン１６８を基板１０に接続するためのコンタクトホールが形成されている絶縁膜１２０に、ラウンド形状コーナー部Ａと垂直側壁とが形成されている半導体素子。複数のコンタクトプラグが絶縁膜内のコンタクトホールを貫通して導電領域に連結されており、絶縁膜１２０のラウンド形状のコーナー部Ａによりその幅が基板からの距離によって変化する。複数の配線ライン１６８がコンタクトプラグ１６２の上部から延びて一体型構造となる。コンタクトプラグ１６２と配線ライン１６８とを一体型に形成するためにダブルパターニング工程を用いる。 （もっと読む）

【課題】データの読み出しまたは書き込み動作の安定性を向上させる。
【解決手段】メモリセル領域１０１内に設けられた複数のビットラインＢＬと、前記複数のビットラインＢＬに交差して設けられた複数のワードラインＷＬと、前記複数のワードラインＷＬに沿って設けられた複数の拡散ソースラインＶＳＬと、前記複数のビットラインＢＬ及び前記複数のワードラインＷＬが交差する交差部に設けられ、前記複数のビットラインＢＬ、前記複数のワードラインＷＬ、及び前記複数の拡散ソースラインＶＳＬに接続された、データを格納する不揮発性の複数のアクティブセルＡＣと、前記複数のアクティブセルＡＣのうち、少なくとも２以上のアクティブセルＡＣに対し、同時にデータの書き込みまたは読み出しを行う制御部と、を具備し、前記複数のアクティブセルＡＣの数は、前記交差部の数よりも少ないことを特徴とする半導体装置。 （もっと読む）