半導体装置の製造方法
【課題】素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供する。
【解決手段】シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、溝１３及び溝１４を形成する。溝１３及び１４を埋め込むようにシリコン酸化膜を高密度プラズマＣＶＤ法により形成する。溝１３上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。７００℃〜９００℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８に変化させる。
【解決手段】シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、溝１３及び溝１４を形成する。溝１３及び１４を埋め込むようにシリコン酸化膜を高密度プラズマＣＶＤ法により形成する。溝１３上に開口部を備えたレジストパターンをシリコン酸化膜上に形成する。レジストパターンをマスクとして用いながら、窒素イオンをシリコン酸化膜の表面に注入する。レジストパターンし、窒素雰囲気中でアニールを行うことにより、シリコン酸化膜の窒素イオンが導入された部分にシリコン酸窒化膜を形成する。７００℃〜９００℃程度のアンモニア雰囲気中でアニールを行うことにより、シリコン酸化膜のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８に変化させる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離絶縁膜の表面の平坦度の向上を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
素子分離絶縁膜の形成方法として、ＳＴＩ（Shallow Trench Isolation）法がある。図３は、従来のＳＴＩ法による素子分離絶縁膜の形成方法を示す断面図である。ここでは、メモリ部１０２及び論理回路部１０１を備えた半導体装置を製造する際の素子分離絶縁膜の形成方法について説明する。
【０００３】
従来の方法では、半導体基板１５１上に、シリコン酸化膜１１１及びシリコン窒化膜１１２からなるハードマスクを形成し、これを用いて溝１１３及び１１４を形成する。次いで、溝１１３及び１１４を埋め込むようにシリコン酸化膜１１５を高密度プラズマＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン酸化膜１１５の平坦化を行う。この平坦化では、ハードマスクに含まれるシリコン窒化膜１１２の研磨も行う。
【０００４】
しかしながら、図３に示すように、従来の方法では、論理回路部１０１において溝１１３内に適切な厚さのシリコン酸化膜１１５を残存させることが困難である。これは主に次の二つの理由による。
【０００５】
第一に、高密度プラズマＣＶＤ法により形成されたシリコン酸化膜１１５の研磨速度は、シリコン窒化膜１１２の研磨速度よりも著しく速い。第二に、集積回路の種類によってその内部に必要とされる個々の素子分離領域の広さも著しく相違している。例えば、メモリ部１０２では論理回路部１０１よりも広い素子分離領域が必要とされる。このため、溝の広さのばらつきが大きく、シリコン酸化膜１１５の厚さのばらつきも大きい。そして、このような研磨速度の相違及びシリコン酸化膜１１５の厚さのばらつきがあるため、メモリ部１０２よりも広い素子分離領域が必要とされる論理回路部１０１において、図３に示すように、溝１１３内のシリコン酸化膜１１５が過剰に研磨されてしまうのである。
【０００６】
また、ＣＭＰ法による研磨の量を低減すれば、図４Ａに示すように、溝１１３内のシリコン酸化膜１１５の厚さを適切なものとすることも可能である。しかしながら、溝１１５内にシリコン酸化膜１１５が過剰に残存してしまう。ＣＭＰ法による研磨の後には、リン酸を用いたウェット処理によりシリコン窒化膜１１２を除去するが、この除去の結果、図４Ｂに示すように、メモリ部１０２においてシリコン酸化膜１１５に伴う段差が大きくなってしまう。このような大きな段差は、後の配線の形成時に残渣を生じさせる。そして、このような残渣のために、短絡が生じたり、ジャンクションリークが生じたりする。従って、ＣＭＰ法による研磨の量の調整は適切な対応とはいえない。
【０００７】
また、特許文献１〜４に研磨に対するストッパを選択的に形成しておく技術が記載されているが、これらの技術によっても、適切な素子分離領域を得ることは困難である。
【０００８】
【特許文献１】特開平９−５１０３４号公報
【特許文献２】特開平１０−２２３７４号公報
【特許文献３】特開２０００−３６５３３号公報
【特許文献４】特開２０００−３５７７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る半導体装置の製造方法では、半導体基板上に、第１のシリコン窒化膜を含むマスクを形成し、その後、前記マスクを用いて前記半導体基板の表面に溝を形成する。次いで、前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する。続いて、前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程を行う。次いで、前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する。そして、前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う。
【発明の効果】
【００１２】
本発明によれば、平坦化の対象を第１及び第２のシリコン窒化膜としているため、これらに凹凸があった場合でも、この凹凸を緩和して高い平坦度を得ることができる。従って、溝内に残り素子分離絶縁膜として使用されるシリコン酸化膜の表面の平坦度を高めることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｉは、本発明の実施形態に係る半導体装置の製造方法における素子分離絶縁膜の形成方法を工程順に示す断面図である。ここでは、メモリ部２及び論理回路部１を備えたフラッシュメモリを製造する際のＳＴＩ法による素子分離絶縁膜の形成方法について説明する。メモリ部２には、フラッシュメモリのメモリセルが含まれる。また、論理回路部１には、メモリセルの駆動に使用される論理回路が含まれる。
【００１４】
先ず、図１Ａに示すように、半導体基板５１上に、例えば、厚さが１０ｎｍのシリコン酸化膜１１及び厚さが１００ｎｍのシリコン窒化膜１２（第１のシリコン窒化膜）を形成し、これらのパターニングを行う。シリコン酸化膜１１は、例えば熱酸化により形成する。シリコン窒化膜１２は、例えばＣＶＤ法により形成する。次いで、シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、論理回路部１内に素子分離用の溝１３を形成し、メモリ部２内に素子分離用の溝１４を形成する。溝１３の幅は最大で１０．０μｍ程度である。
【００１５】
その後、溝１３及び１４の表面に薄い犠牲酸化膜（図示せず）を形成し、図１Ｂに示すように、溝１３及び１４を埋め込むようにシリコン酸化膜１５を高密度プラズマＣＶＤ法により形成する。シリコン酸化膜１５の厚さは、例えばシリコン窒化膜１２の表面を基準として３００ｎｍとする。なお、シリコン酸化膜１５の表面には、溝１３及び１４に起因する凹凸が生じる。
【００１６】
続いて、図１Ｃに示すように、溝１３上に開口部を備えたレジストパターン１６をシリコン酸化膜１５上に形成する。
【００１７】
次いで、図１Ｄに示すように、レジストパターン１６をマスクとして用いながら、窒素イオンをシリコン酸化膜１５の表面に、５．０×１０15ｃｍ-2〜２．０×１０16ｃｍ-2程度のドーズ量で注入する。
【００１８】
その後、図１Ｅに示すように、レジストパターン１６を除去する。続いて、例えば、９００℃〜１０００℃程度の窒素雰囲気中でアニールを行う（第１の窒化処理）。この結果、シリコン酸化膜１５の窒素イオンが導入された部分に、厚さが２０ｎｍ〜１００ｎｍ程度のシリコン酸窒化膜１７が形成される。
【００１９】
続いて、拡散炉等を用いて、７００℃〜９００℃程度のアンモニア雰囲気中でアニール（第２の窒化処理）を行うことにより、図１Ｆに示すように、シリコン酸化膜１５のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８（第２のシリコン窒化膜）に変化させる。この時、溝１３の上方では、既にシリコン酸窒化膜１７が形成されているため、溝１４の上方と比較すると、シリコン酸化膜１５が窒化しにくい。例えば、溝１３の上方においてシリコン酸化膜１５が窒化する速度は、溝１４の上方においてシリコン酸化膜１５が窒化する速度の１／３程度となる。このため、シリコン酸化膜１１より上方の部分の窒化にかかる時間は、溝１３の上方と溝１４の上方とで互いに同程度となる。この結果、シリコン酸化膜１１よりも上方には、シリコン窒化膜１２及びシリコン窒化膜１８のみが存在することとなる。
【００２０】
次いで、図１Ｇに示すように、ＣＭＰ法により、シリコン窒化膜１８及びシリコン窒化膜１２の研磨（平坦化処理）を行う。なお、この研磨では、シリコン窒化膜１８及びシリコン窒化膜１２を完全に消失させるのではなく、シリコン窒化膜１２及び１８の途中で研磨を終了する。例えば、シリコン窒化膜１２及び１８を２０ｎｍ程度残す。
【００２１】
その後、図１Ｈに示すように、リン酸を用いた湿式処理（ウェットエッチング）によりシリコン窒化膜１２及び１８を除去する。続いて、図１Ｉに示すように、シリコン酸化膜１１を除去すると共に、シリコン酸化膜１５の表面部分をシリコン酸化膜１１の厚さと同程度だけ除去する。このようにして、ＳＴＩ法により素子分離絶縁膜が形成される。
【００２２】
本実施形態では、ＣＭＰ法による研磨の対象をすべてシリコン窒化膜としている。このため、シリコン窒化膜の表面に凹凸が存在していても、次第に凹凸が緩和され、最終的にはシリコン窒化膜の凹凸が消失する。従って、高い平坦度を得ることができる。つまり、論理回路部１及びメモリ部２のいずれにおいても素子分離絶縁膜の表面を平坦にすることができ、素子分離絶縁膜と素子活性領域との間の段差を抑制することができる。
【００２３】
なお、上述の方法では、シリコン酸化膜１５の窒化をシリコン酸化膜１１の表面より上方に位置する部分としているが、シリコン酸化膜１１が極めて薄いため、シリコン酸化膜１５の窒化を半導体基板５１の表面より上方まで行ってもよい。つまり、溝１３及び１４内の部分までが窒化されなければ、厳密な制御は必要とされない。
【００２４】
また、窒素イオンのドーズ量、並びにアンモニア雰囲気中でアニールの温度及び時間等の種々の条件は特に限定されず、その適当な範囲は素子分離絶縁膜の広さ及び密度等に応じて容易に決定することができる。
【００２５】
次に、素子分離絶縁膜の形成後の処理について説明する。図２Ａ乃至図２Ｄは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２６】
先ず、図２Ａに示すように、シリコン酸化膜１５を含む素子分離絶縁膜５２が形成された半導体基板５１の素子活性領域内にウェル５３を形成する。
【００２７】
ウェル５３の形成後に、図２Ｂに示すように、ゲート絶縁膜５４及びゲート電極５５を形成する。ゲート絶縁膜５４及びゲート電極５５の形成後に、不純物拡散層５６及びサイドウォール絶縁膜５７を形成する。このようにして、電界効果トランジスタが形成される。
【００２８】
電界効果トランジスタの形成後に、図２Ｃに示すように、この電界効果トランジスタを覆う層間絶縁膜５８を形成し、これに不純物拡散層５６まで達するコンタクトホール５９を形成する。コンタクトホール５９の形成後に、コンタクトホール５９内にコンタクトプラグ６０を形成する。
【００２９】
コンタクトプラグ６０の形成後に、図２Ｄに示すように、コンタクトプラグ６０に接続される配線６１を層間絶縁膜５８上に形成する。
【００３０】
その後、上層の配線及び層間絶縁膜等を形成し、半導体装置を完成させる。なお、素子活性領域内に電界効果トランジスタ以外の半導体素子を形成してもよい。
【００３１】
このような方法によれば、素子分離絶縁膜との間の段差が抑制された素子活性領域内に電界効果トランジスタ等の半導体素子を形成するため、不要な段差に起因する残渣の発生等の不都合を抑制することができる。
【００３２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）
半導体基板上に、第１のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００３４】
（付記２）
前記第２のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）
前記第１の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００３６】
（付記４）
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００３７】
（付記５）
前記シリコン酸窒化膜を形成する工程は、前記窒素イオンを注入する工程の前に、前記シリコン酸化膜上にレジストパターンを形成する工程を有することを特徴とする付記３又は４に記載の半導体装置の製造方法。
【００３８】
（付記６）
前記第２の窒化処理は、アンモニアアニールであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００３９】
（付記７）
前記溝として、幅が相違する２種類のものを形成し、
前記シリコン酸窒化膜を、前記２種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００４０】
（付記８）
前記２種類の溝のうちで幅が狭いものを、メモリセルを含むメモリ部に形成し、
前記２種類の溝のうちで幅が広いものを、前記メモリセルの駆動に使用する論理回路を含む論理回路部に形成することを特徴とする付記７に記載の半導体装置の製造方法。
【００４１】
（付記９）
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４２】
（付記１０）
前記シリコン酸化膜を、高密度プラズマ法により形成することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記１１）
前記平坦化処理の後に、
残存させた前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の実施形態に係る半導体装置の製造方法における素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図３】従来のＳＴＩ法による素子分離絶縁膜の形成方法を示す断面図である。
【図４Ａ】ＳＴＩ法による素子分離絶縁膜の他の形成方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【符号の説明】
【００４５】
１１：シリコン酸化膜
１２：シリコン窒化膜
１３、１４：溝
１５：シリコン酸化膜
１６：レジストパターン
１７：シリコン酸窒化膜
１８：シリコン窒化膜
【技術分野】
【０００１】
本発明は、素子分離絶縁膜の表面の平坦度の向上を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
素子分離絶縁膜の形成方法として、ＳＴＩ（Shallow Trench Isolation）法がある。図３は、従来のＳＴＩ法による素子分離絶縁膜の形成方法を示す断面図である。ここでは、メモリ部１０２及び論理回路部１０１を備えた半導体装置を製造する際の素子分離絶縁膜の形成方法について説明する。
【０００３】
従来の方法では、半導体基板１５１上に、シリコン酸化膜１１１及びシリコン窒化膜１１２からなるハードマスクを形成し、これを用いて溝１１３及び１１４を形成する。次いで、溝１１３及び１１４を埋め込むようにシリコン酸化膜１１５を高密度プラズマＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法によりシリコン酸化膜１１５の平坦化を行う。この平坦化では、ハードマスクに含まれるシリコン窒化膜１１２の研磨も行う。
【０００４】
しかしながら、図３に示すように、従来の方法では、論理回路部１０１において溝１１３内に適切な厚さのシリコン酸化膜１１５を残存させることが困難である。これは主に次の二つの理由による。
【０００５】
第一に、高密度プラズマＣＶＤ法により形成されたシリコン酸化膜１１５の研磨速度は、シリコン窒化膜１１２の研磨速度よりも著しく速い。第二に、集積回路の種類によってその内部に必要とされる個々の素子分離領域の広さも著しく相違している。例えば、メモリ部１０２では論理回路部１０１よりも広い素子分離領域が必要とされる。このため、溝の広さのばらつきが大きく、シリコン酸化膜１１５の厚さのばらつきも大きい。そして、このような研磨速度の相違及びシリコン酸化膜１１５の厚さのばらつきがあるため、メモリ部１０２よりも広い素子分離領域が必要とされる論理回路部１０１において、図３に示すように、溝１１３内のシリコン酸化膜１１５が過剰に研磨されてしまうのである。
【０００６】
また、ＣＭＰ法による研磨の量を低減すれば、図４Ａに示すように、溝１１３内のシリコン酸化膜１１５の厚さを適切なものとすることも可能である。しかしながら、溝１１５内にシリコン酸化膜１１５が過剰に残存してしまう。ＣＭＰ法による研磨の後には、リン酸を用いたウェット処理によりシリコン窒化膜１１２を除去するが、この除去の結果、図４Ｂに示すように、メモリ部１０２においてシリコン酸化膜１１５に伴う段差が大きくなってしまう。このような大きな段差は、後の配線の形成時に残渣を生じさせる。そして、このような残渣のために、短絡が生じたり、ジャンクションリークが生じたりする。従って、ＣＭＰ法による研磨の量の調整は適切な対応とはいえない。
【０００７】
また、特許文献１〜４に研磨に対するストッパを選択的に形成しておく技術が記載されているが、これらの技術によっても、適切な素子分離領域を得ることは困難である。
【０００８】
【特許文献１】特開平９−５１０３４号公報
【特許文献２】特開平１０−２２３７４号公報
【特許文献３】特開２０００−３６５３３号公報
【特許文献４】特開２０００−３５７７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、素子分離絶縁膜の表面の平坦度を向上させることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１１】
本発明に係る半導体装置の製造方法では、半導体基板上に、第１のシリコン窒化膜を含むマスクを形成し、その後、前記マスクを用いて前記半導体基板の表面に溝を形成する。次いで、前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する。続いて、前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程を行う。次いで、前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する。そして、前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う。
【発明の効果】
【００１２】
本発明によれば、平坦化の対象を第１及び第２のシリコン窒化膜としているため、これらに凹凸があった場合でも、この凹凸を緩和して高い平坦度を得ることができる。従って、溝内に残り素子分離絶縁膜として使用されるシリコン酸化膜の表面の平坦度を高めることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１Ａ乃至図１Ｉは、本発明の実施形態に係る半導体装置の製造方法における素子分離絶縁膜の形成方法を工程順に示す断面図である。ここでは、メモリ部２及び論理回路部１を備えたフラッシュメモリを製造する際のＳＴＩ法による素子分離絶縁膜の形成方法について説明する。メモリ部２には、フラッシュメモリのメモリセルが含まれる。また、論理回路部１には、メモリセルの駆動に使用される論理回路が含まれる。
【００１４】
先ず、図１Ａに示すように、半導体基板５１上に、例えば、厚さが１０ｎｍのシリコン酸化膜１１及び厚さが１００ｎｍのシリコン窒化膜１２（第１のシリコン窒化膜）を形成し、これらのパターニングを行う。シリコン酸化膜１１は、例えば熱酸化により形成する。シリコン窒化膜１２は、例えばＣＶＤ法により形成する。次いで、シリコン酸化膜１１及びシリコン窒化膜１２をハードマスクとして用いながら、半導体基板５１のエッチングを行うことにより、論理回路部１内に素子分離用の溝１３を形成し、メモリ部２内に素子分離用の溝１４を形成する。溝１３の幅は最大で１０．０μｍ程度である。
【００１５】
その後、溝１３及び１４の表面に薄い犠牲酸化膜（図示せず）を形成し、図１Ｂに示すように、溝１３及び１４を埋め込むようにシリコン酸化膜１５を高密度プラズマＣＶＤ法により形成する。シリコン酸化膜１５の厚さは、例えばシリコン窒化膜１２の表面を基準として３００ｎｍとする。なお、シリコン酸化膜１５の表面には、溝１３及び１４に起因する凹凸が生じる。
【００１６】
続いて、図１Ｃに示すように、溝１３上に開口部を備えたレジストパターン１６をシリコン酸化膜１５上に形成する。
【００１７】
次いで、図１Ｄに示すように、レジストパターン１６をマスクとして用いながら、窒素イオンをシリコン酸化膜１５の表面に、５．０×１０15ｃｍ-2〜２．０×１０16ｃｍ-2程度のドーズ量で注入する。
【００１８】
その後、図１Ｅに示すように、レジストパターン１６を除去する。続いて、例えば、９００℃〜１０００℃程度の窒素雰囲気中でアニールを行う（第１の窒化処理）。この結果、シリコン酸化膜１５の窒素イオンが導入された部分に、厚さが２０ｎｍ〜１００ｎｍ程度のシリコン酸窒化膜１７が形成される。
【００１９】
続いて、拡散炉等を用いて、７００℃〜９００℃程度のアンモニア雰囲気中でアニール（第２の窒化処理）を行うことにより、図１Ｆに示すように、シリコン酸化膜１５のうちで、シリコン酸化膜１１の表面より上方に位置する部分をシリコン窒化膜１８（第２のシリコン窒化膜）に変化させる。この時、溝１３の上方では、既にシリコン酸窒化膜１７が形成されているため、溝１４の上方と比較すると、シリコン酸化膜１５が窒化しにくい。例えば、溝１３の上方においてシリコン酸化膜１５が窒化する速度は、溝１４の上方においてシリコン酸化膜１５が窒化する速度の１／３程度となる。このため、シリコン酸化膜１１より上方の部分の窒化にかかる時間は、溝１３の上方と溝１４の上方とで互いに同程度となる。この結果、シリコン酸化膜１１よりも上方には、シリコン窒化膜１２及びシリコン窒化膜１８のみが存在することとなる。
【００２０】
次いで、図１Ｇに示すように、ＣＭＰ法により、シリコン窒化膜１８及びシリコン窒化膜１２の研磨（平坦化処理）を行う。なお、この研磨では、シリコン窒化膜１８及びシリコン窒化膜１２を完全に消失させるのではなく、シリコン窒化膜１２及び１８の途中で研磨を終了する。例えば、シリコン窒化膜１２及び１８を２０ｎｍ程度残す。
【００２１】
その後、図１Ｈに示すように、リン酸を用いた湿式処理（ウェットエッチング）によりシリコン窒化膜１２及び１８を除去する。続いて、図１Ｉに示すように、シリコン酸化膜１１を除去すると共に、シリコン酸化膜１５の表面部分をシリコン酸化膜１１の厚さと同程度だけ除去する。このようにして、ＳＴＩ法により素子分離絶縁膜が形成される。
【００２２】
本実施形態では、ＣＭＰ法による研磨の対象をすべてシリコン窒化膜としている。このため、シリコン窒化膜の表面に凹凸が存在していても、次第に凹凸が緩和され、最終的にはシリコン窒化膜の凹凸が消失する。従って、高い平坦度を得ることができる。つまり、論理回路部１及びメモリ部２のいずれにおいても素子分離絶縁膜の表面を平坦にすることができ、素子分離絶縁膜と素子活性領域との間の段差を抑制することができる。
【００２３】
なお、上述の方法では、シリコン酸化膜１５の窒化をシリコン酸化膜１１の表面より上方に位置する部分としているが、シリコン酸化膜１１が極めて薄いため、シリコン酸化膜１５の窒化を半導体基板５１の表面より上方まで行ってもよい。つまり、溝１３及び１４内の部分までが窒化されなければ、厳密な制御は必要とされない。
【００２４】
また、窒素イオンのドーズ量、並びにアンモニア雰囲気中でアニールの温度及び時間等の種々の条件は特に限定されず、その適当な範囲は素子分離絶縁膜の広さ及び密度等に応じて容易に決定することができる。
【００２５】
次に、素子分離絶縁膜の形成後の処理について説明する。図２Ａ乃至図２Ｄは、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２６】
先ず、図２Ａに示すように、シリコン酸化膜１５を含む素子分離絶縁膜５２が形成された半導体基板５１の素子活性領域内にウェル５３を形成する。
【００２７】
ウェル５３の形成後に、図２Ｂに示すように、ゲート絶縁膜５４及びゲート電極５５を形成する。ゲート絶縁膜５４及びゲート電極５５の形成後に、不純物拡散層５６及びサイドウォール絶縁膜５７を形成する。このようにして、電界効果トランジスタが形成される。
【００２８】
電界効果トランジスタの形成後に、図２Ｃに示すように、この電界効果トランジスタを覆う層間絶縁膜５８を形成し、これに不純物拡散層５６まで達するコンタクトホール５９を形成する。コンタクトホール５９の形成後に、コンタクトホール５９内にコンタクトプラグ６０を形成する。
【００２９】
コンタクトプラグ６０の形成後に、図２Ｄに示すように、コンタクトプラグ６０に接続される配線６１を層間絶縁膜５８上に形成する。
【００３０】
その後、上層の配線及び層間絶縁膜等を形成し、半導体装置を完成させる。なお、素子活性領域内に電界効果トランジスタ以外の半導体素子を形成してもよい。
【００３１】
このような方法によれば、素子分離絶縁膜との間の段差が抑制された素子活性領域内に電界効果トランジスタ等の半導体素子を形成するため、不要な段差に起因する残渣の発生等の不都合を抑制することができる。
【００３２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）
半導体基板上に、第１のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【００３４】
（付記２）
前記第２のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００３５】
（付記３）
前記第１の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００３６】
（付記４）
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする付記３に記載の半導体装置の製造方法。
【００３７】
（付記５）
前記シリコン酸窒化膜を形成する工程は、前記窒素イオンを注入する工程の前に、前記シリコン酸化膜上にレジストパターンを形成する工程を有することを特徴とする付記３又は４に記載の半導体装置の製造方法。
【００３８】
（付記６）
前記第２の窒化処理は、アンモニアアニールであることを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００３９】
（付記７）
前記溝として、幅が相違する２種類のものを形成し、
前記シリコン酸窒化膜を、前記２種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００４０】
（付記８）
前記２種類の溝のうちで幅が狭いものを、メモリセルを含むメモリ部に形成し、
前記２種類の溝のうちで幅が広いものを、前記メモリセルの駆動に使用する論理回路を含む論理回路部に形成することを特徴とする付記７に記載の半導体装置の製造方法。
【００４１】
（付記９）
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４２】
（付記１０）
前記シリコン酸化膜を、高密度プラズマ法により形成することを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【００４３】
（付記１１）
前記平坦化処理の後に、
残存させた前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする付記１乃至１０のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の実施形態に係る半導体装置の製造方法における素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｂ】図１Ａに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｃ】図１Ｂに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｄ】図１Ｃに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｅ】図１Ｄに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｆ】図１Ｅに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｇ】図１Ｆに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｈ】図１Ｇに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図１Ｉ】図１Ｈに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【図２Ａ】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２Ｂ】図２Ａに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｃ】図２Ｂに引き続き、半導体装置の製造方法を示す断面図である。
【図２Ｄ】図２Ｃに引き続き、半導体装置の製造方法を示す断面図である。
【図３】従来のＳＴＩ法による素子分離絶縁膜の形成方法を示す断面図である。
【図４Ａ】ＳＴＩ法による素子分離絶縁膜の他の形成方法を示す断面図である。
【図４Ｂ】図４Ａに引き続き、素子分離絶縁膜の形成方法を示す断面図である。
【符号の説明】
【００４５】
１１：シリコン酸化膜
１２：シリコン窒化膜
１３、１４：溝
１５：シリコン酸化膜
１６：レジストパターン
１７：シリコン酸窒化膜
１８：シリコン窒化膜
【特許請求の範囲】
【請求項１】
半導体基板上に、第１のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の窒化処理は、アンモニアアニールであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記溝として、幅が相違する２種類のものを形成し、
前記シリコン酸窒化膜を、前記２種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記平坦化処理の後に、
残存させた前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項１】
半導体基板上に、第１のシリコン窒化膜を含むマスクを形成する工程と、
前記マスクを用いて前記半導体基板の表面に溝を形成する工程と、
前記溝内が埋まるように前記マスク上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜のうち前記溝の上方に位置する部分を酸窒化膜に変化させる第１の窒化処理を含む工程と、
前記酸窒化膜が形成された前記半導体基板に対して第２の窒化処理を行い、第２のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜の平坦化処理を行う工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２のシリコン窒化膜は、前記半導体基板の表面よりも上方に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の窒化処理は、
前記シリコン酸化膜の表面に窒素イオンを注入する工程と、
前記窒素イオンが注入された部分の熱処理を行う工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理を、窒素を含有する雰囲気中で行うことを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第２の窒化処理は、アンモニアアニールであることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記溝として、幅が相違する２種類のものを形成し、
前記シリコン酸窒化膜を、前記２種類の溝のうちで幅が広いものの上方に位置する部分のみに形成することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記平坦化処理は、化学機械的研磨法による処理であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記平坦化処理の後に、
残存させた前記第１のシリコン窒化膜及び前記第２のシリコン窒化膜を、リン酸を用いた湿式処理により除去する工程を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図１Ｅ】
【図１Ｆ】
【図１Ｇ】
【図１Ｈ】
【図１Ｉ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図２Ｄ】
【図３】
【図４Ａ】
【図４Ｂ】
【公開番号】特開２００９−１１１０９１（Ｐ２００９−１１１０９１Ａ）
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願番号】特願２００７−２８０８９２（Ｐ２００７−２８０８９２）
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２１年５月２１日（２００９．５．２１）
【国際特許分類】
【出願日】平成１９年１０月２９日（２００７．１０．２９）
【出願人】（３０８０１４３４１）富士通マイクロエレクトロニクス株式会社 (2,507)
【Ｆターム（参考）】
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