【課題】より好適なシャロー・トレンチ・アイソレーション（ＳＴＩ）が可能な方法、メモリセルのアレイ、メモリデバイス、電子システム及び集積回路デバイスを提供する。
【解決手段】第１の深さのトレンチを異なる幅で基板に形成することにより、集積回路デバイスにおいて複数の深さのトレンチを形成する。誘電層の形成により、いくつかのトレンチを充填又は閉塞しつつ、より幅の広い他のトレンチを開口させたままとする。誘電層の一部を除去することにより、開口しているトレンチの底部を露出させ、残りのトレンチを充填したままとする。下部側の基板のうち露出された部分を除去することにより、その後に充填されることになる開口しているトレンチを選択的に深くすることができる。このような方法を用いることで、その後のマスク処理の必要なしに異なる深さのトレンチを形成することができる。 （もっと読む）

【課題】 上層電気ヒューズの一端と下層電気ヒューズの一端にかかる電位を容易に一致させることができるヒューズ構造を得る。
【解決手段】 本発明のヒューズ構造は、上下に配置された上層電気ヒューズ及び下層電気ヒューズを有する。そして、これらの上層電気ヒューズ及び下層電気ヒューズは、電気的にバイアスを加えることで溶断することができる。さらに、上層電気ヒューズの一端と下層電気ヒューズの一端は、共通接続されている。 （もっと読む）

【課題】従来のワード長可変記憶装置では、積層収納する半導体メモリ毎にチップアドレスデータ比較回路をあらかじめ備えなければならず、汎用の半導体メモリを使用できないという問題がある。
【解決手段】本発明は、複数の半導体メモリチップを実装基板上に樹脂封止し、前記実装基板にはデータ入出力用の端子が設けられ、前記各半導体メモリチップのデータ入出力端子は前記実装基板のデータ入出力端子に別々に接続することを特徴とする、ワード長可変記憶装置製造方法に関するものである。 （もっと読む）

周辺回路１００のアレイ１０２及び周辺１０４の異なるサイズのフィーチャーが１つのステップで基板１１０上にパターン化される。特に、独立に形成された２つのパターン１７７、２３０を組合せた混合パターンが、一つのマスク層１６０上に形成され、次に、下の基板（１１０）に転写される。独立に形成されたパターンのうち第1パターン１７７はピッチ増倍によって形成され、独立に形成されたパターンのうち第２パターン２３０は従来のフォトリソグラフィによって形成される。第1パターン１７７は、第２パターン２３０の形成に使用されたフォトリソグラフィ法の解像度以下のフィーチャー１７５を含む。これらのラインは、フォトレジスト上にパターンを形成し、そしてそのパターンを非晶質炭素層にエッチングすることによって製作される。非晶質炭素のエッチングされていない部分の幅より小さい幅を有する側壁スペーサー１７５は、前記非晶質炭素の側壁上に形成される。その後、非晶質炭素は除去されて、側壁スペーサー１７５を残してマスクパターン１７７を形成する。従って、スペーサー１７５は、フォトレジスト上にパターンを形成するために使用されたフォトリソグラフィ方法の解像度より小さいフィーチャーサイズを有するマスク１７７を形成する。保護物質２００がスペーサー１７５のまわりに形成される。スペーサーは１７５さらに、ハードマスク２１０を用いることにより保護され、そして次にフォトレジスト２２０がハードマスク２１０上に形成されパターン化される。フォトレジストパターン２３０はハードマスク（２１０）を通じて保護物質２００に転写される。その後、スペーサー１７５及び保護物質２００によって作成されたパターン１７７、２３０の組合せは、下の非晶質炭素ハードマスク層１６０に転写される。その後、異なるサイズのフィーチャーを有する組合せパターンは下の基板１１０に転写される。
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【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。 （もっと読む）

【課題】 ｐｎ接合部を有する半導体装置の製造工程途中段階において、ｐｎ接合部のリーク特性分布を評価することを可能にして、製造プロセス条件決定に迅速にフィードバック可能とする技術を提供することにある。
【解決手段】 製造工程途中のウエハに対して、ｐｎ接合が逆バイアスになる条件で、所定の間隔でプラグが露出したウエハ表面に複数回電子ビームを照射し、プラグ表面の帯電電位をモニタしながら電子ビーム照射条件を変え、帯電が所望の範囲内となる照射条件で回路パターンの二次電子信号を取得しリーク特性を評価する。ｐｎ接合は間欠時間内にリーク電流の大小に応じ帯電電位が緩和するので、電位コントラスト像の輝度信号からリーク特性を評価する。帯電電位を測定して所望の範囲内とすることにより、評価結果が実動作時の状態を反映したものになり精度が向上する。 （もっと読む）

【課題】深さの異なる溝に絶縁膜を埋め込んで素子分離を形成するに際して、各素子分離の半導体基板表面からの高さを均等とし、高品質の半導体装置を製造する半導体装置の製造方法を得ること。
【解決手段】半導体基板上に第１〜第３のマスク層を形成し、第３及び第２のマスク層において深さの深い第１の素子分離及び深さの浅い第２の素子分離の対応領域をエッチングし、第１のマスク層において第１の素子分離の対応領域をエッチングし、第３及び第１のマスク層をマスクとして半導体基板における第１の素子分離の形成領域をエッチングして第１の溝を形成し、第１のマスク層における第２の素子分離に対応する領域をエッチングし、第３のマスク層をマスクとして半導体基板における第１の素子分離及び第２の素子分離の形成領域をエッチングして第２の溝を形成すると共に第１の溝をさらに深堀し、第１の溝及び第２の溝に絶縁膜を埋め込み、絶縁膜を平坦化する。 （もっと読む）

【課題】 メモリ領域とロジック領域でのＳＴＩの突き出し量のバラツキを低減するのと共に、ゲート写真製版のフォーカスマージンを向上し得る半導体装置の製造方法を得ることを目的とする。
【解決手段】 素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 （もっと読む）

【課題】 冗長救済機能を備えた半導体記憶装置を有するロジック半導体装置において、半導体装置の高集積化に伴って生じる半導体装置の面積を増大させることなく、冗長救済を行なった後も、内部回路素子の金属配線における腐食の発生を防止する。
【解決手段】 半導体基板１０上に形成された冗長救済されるべき回路素子を含む内部回路素子２６と、半導体基板１０上に内部回路素子２６を覆うように形成された第１、第２及び第３の層間絶縁膜１５、１８及び２１と、第３の層間絶縁膜２１の上に形成された冗長救済されるべき回路素子２６の冗長救済に用いられるヒューズ２５とを備えている。第３の層間絶縁膜２１とヒューズ２５との間には、耐透水性を有する絶縁膜２２が介在している。 （もっと読む）

本発明は、表面ビット線（ＤＬｘ）および埋め込みビット線（ＳＬｘ）を備えたビット線構造に関するものである。これに関して、埋め込みビット線（ＳＬｘ）は、トレンチ絶縁層（６）を備えたトレンチに形成されており、トレンチの上部に設けられた被覆接続層（１２）と自動調心電極層（１３）とを介して形成された接触部とともに、ドープ領域（１０）に接続されている。
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【課題】 シリコンゲルマニウム犠牲層を使用して半導体素子の微細パターンを形成する方法、及びそれを用いた自己整列コンタクトを形成する方法を提供する。
【解決手段】 基板上に導電性物質膜、ハードマスク膜及び側壁スペーサを含む導電ライン構造物を形成し、基板の全面に少なくとも導電ライン構造物の高さと同じであるか、またはそれ以上の高さにシリコンゲルマニウム（Ｓｉ_１−ＸＧｅ_Ｘ）犠牲層を形成し、犠牲層上にコンタクトホールを限定するフォトレジストパターンを形成した後、犠牲層を乾式エッチングすることで基板を露出させるコンタクトホールを形成し、ポリシリコンを使用してコンタクトホールを埋め込む複数のコンタクトを形成した後に残留する犠牲層を湿式エッチングした後、その領域にシリコン酸化物を満たして第１層間絶縁層を形成する半導体素子の自己整列コンタクトの形成方法。 （もっと読む）

半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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【課題】 入力回路の簡素化と製品管理の取り扱いを簡便にしつつ、実質的な低消費電力化及び素子の微細化に適合して安定した入出力伝達特性を実現できる入力回路を備えた半導体集積回路装置を提供する。
【解決手段】 外部端子から供給される入力信号を受ける差動増幅回路に第１と第２の動作電圧を第１と第２のスイッチＭＯＳＦＥＴを介して供給するようにし、バイアス電圧発生回路により上記入力信号が上記第１と第２の動作電圧の中心電圧付近にあるときに上記第１と第２スイッチＭＯＳＦＥＴをオン状態にし、その入力信号が継続的に一定期間上記第１電圧又は第２電圧にあるときには、それに対応した出力信号を形成すべく上記第１又は第２スイッチＭＯＳＦＥＴのいずれか一方をオン状態に他方をオフ状態にする制御電圧を形成し、上記第１動作電圧と第２動作電圧に対応した第１振幅の入力信号と、上記第１動作電圧と第２動作電圧の間の所定の中間電圧に対応した第２振幅の入力信号の双方の供給を可能とする。 （もっと読む）

【課題】チップサイズを増大させることなく特性の向上を図ることができる半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセル領域５０と周辺回路領域との間に配置されたセル形状の書込動作補助回路２を有し、書込動作補助回路２は、書込開始時にデジット線のディスチャージ動作を行い、書込終了時にデジット線のプリチャージ動作を行う第１の回路４と、デジット線のディスチャージ動作及びデジット線のプリチャージ動作の切替を行う第２の回路５とを有する。 （もっと読む）