半導体素子の素子分離膜形成方法
【課題】素子分離膜形成工程で発生するプラズマ損傷Wを防止する半導体素子の素子分離膜形成方法を提供。
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。
【解決手段】半導体素子の素子分離膜形成方法は、半導体基板上のパッド膜および半導体基板１０の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜１８を形成する段階と、全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、非活性領域が定義される第１素子分離膜２０を形成する段階と、前記パッド膜を除去し、活性領域を定義する前記半導体基板１０を露出させる段階と、前記半導体基板１０上に前記第１素子分離膜２０の高さより高くシリコン層を形成する段階と、全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜２３を形成することにより、積層された素子分離膜を形成する段階とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
半導体素子の製造方法に際して、活性領域と非活性領域を区分するための素子分離膜を形成するが、最近、半導体素子が高集積化、高密度化するにつれて、シャロートレンチ素子分離(Shallow Trench Isolation)工程を採用している。
【０００３】
しかし、半導体素子の高集積化に伴って適用されるシャロートレンチ素子分離工程を用いてもパターンスペースの減少により素子分離膜の深さが増加し、トレンチに埋め込まれた絶縁膜にはボイドなどが発生する。
【０００４】
また、前記シャロートレンチ素子分離工程によって素子分離膜が形成されるときに半導体基板がエッチングされてトレンチを形成するが、前記エッチングの際にプラズマを使用するため、活性領域と定義される半導体基板にはプラズマ損傷が発生するという問題点がある。
【０００５】
また、前記絶縁膜の蒸着工程の際にプラズマを使用するため、プラズマ損傷が発生するという問題点がある。
【０００６】
また、素子分離膜形成工程の際にトレンチ側壁に側壁酸化膜を形成するが、この側壁酸化膜により素子分離膜のトップコーナーにモウト(moat)不良が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、素子分離膜形成工程の際に発生するプラズマ損傷が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
【０００８】
また、本発明の目的は、素子分離膜に発生するモウト不良が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の思想は、半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜を形成する段階と、前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含む。
【００１０】
前記側壁酸化膜は、シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することが好ましい。
【００１１】
前記第１トレンチ埋め込み用酸化膜または第２トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、またはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することが好ましい。
【００１２】
前記シリコン層は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することが好ましい。
【００１３】
前記パターニングされた半導体基板の所定の深さは、前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることが好ましい。
【００１４】
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、前記半導体基板の表面から５００Å〜１０００Å程度の深さであることが好ましい。
【００１５】
前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行うことが好ましい。
【００１６】
前記側壁酸化膜は、前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することが好ましい。
【発明の効果】
【００１７】
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できるという効果がある。
【００１８】
本発明によれば、前記のような方式で形成されるトレンチ埋め込み用酸化膜により、ＨＤＰ酸化膜をトレンチに埋め込むときに発生するプラズマ損傷が防止できるという効果がある。
【００１９】
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できるという効果がある。
【００２０】
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、トレンチの側壁に酸化膜が形成されて発生するモウト不良が防止できるという効果がある。
【００２１】
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には確然なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜または半導体基板の‘上’に在るあるいは接触していると記載される場合、前記ある膜は、前記他の膜または半導体基板に直接的に接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００２３】
図１〜図５は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２４】
図１を参照すると、シリコン材質の半導体基板１０の全面上部にパッド酸化膜、パッド窒化膜を順次形成し、前記パッド窒化膜の所定の領域に素子分離膜形成用フォトレジストパターン１６を形成する。
【００２５】
前記フォトレジストパターン１６をエッチングマスクとしてパッド窒化膜１４、パッド酸化膜１２および半導体基板１０の所定の深さをプラズマエッチングし、非活性領域と活性領域を定義するトレンチＴを形成する。
【００２６】
前記パターニングされた半導体基板の所定の深Aさは前記半導体基板の表面から５００Å〜１０００Å程度の深さを持つが、前記深さは以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さである。したがって、トレンチ埋め込み工程の際に不良が発生することを防止することができる。
【００２７】
また、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
【００２８】
図２を参照すると、前記トレンチＴが定義された結果物にアッシング工程を行い、前記フォトレジストパターン１６を除去し、前記結果物の全面に側壁酸化膜１８を形成する工程を行う。
【００２９】
前記側壁酸化膜１８は、酸化工程または酸化膜を蒸着する工程のいずれか一つで形成できる。
【００３０】
前記側壁酸化膜１８は、前記トレンチＴを定義するために行われたエッチング工程による損傷を除去するために形成する。
【００３１】
図３を参照すると、前記側壁酸化膜１８が形成された結果物の全面に第１トレンチ埋め込み用第１酸化膜を形成する。前記第１トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ＨＤＰ ＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することもできる。
【００３２】
前記第１トレンチ埋め込み用酸化膜が形成された結果物の全面に、前記パッド窒化膜１４が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行い、第１素子分離膜２０の形成を完了する。
【００３３】
図４を参照すると、前記露出したパッド窒化膜１４およびその下部のパッド酸化膜１２を湿式工程によって除去し、素子分離膜２０形成領域と対応する活性領域上の半導体基板を露出させる。前記パッド窒化膜を除去するための湿式工程の際には、リン酸Ｈ３ＰＯ４を用い、前記パッド酸化膜を除去するための湿式工程の際には、ＨＦを用いた後、高温処理を行う。
【００３４】
前記素子分離膜２０の形成領域と対応する活性領域上の露出した半導体基板上にシリコン層２１を形成する。
【００３５】
前記シリコン層２１の形成工程の際に、前記シリコン層２１が前記第１素子分離膜２０の高さより高く形成できるようにするが、以後の工程によって前記第１素子分離膜２０上に第１トレンチ埋め込み用酸化膜と同一の酸化膜がさらに蒸着され、前記素子で要求される素子分離膜が形成できるようにする。
【００３６】
言い換えれば、前記第１トレンチ埋め込み用酸化膜が埋め込まれて形成された第１素子分離膜の厚さは、５００Å〜１０００Å程度であり、トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする厚さであって、素子で要求される厚さの素子分離膜は、第２トレンチ埋め込み用酸化膜の蒸着で形成できる。
【００３７】
前記シリコン層２１は選択的エピタキシャル工程によって形成するが、この選択的エピタキシャル工程は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを使用し、ＳｉＨ４、Ｓｉ２Ｈ６にＨＣｌ、Ｃｌ２ガスを追加して使用することができる。
【００３８】
前記シリコン層２１は２０００Å〜２５００Å程度の厚さにする。
【００３９】
一方、前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行う。
【００４０】
図５を参照すると、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層２１が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行う。これにより、前記第１素子分離膜２０上に第２トレンチ埋め込み用酸化膜が蒸着されて第２素子分離膜２３が形成されることにより、素子で要求される素子分離膜２０、２３の厚さとなる。
【００４１】
図示されてはいないが、前記シリコン層の上部にのみゲート酸化膜が形成されるようにし、前記ゲート酸化膜が形成された結果物の全面にゲート電極用導電膜を形成する工程を行うことにより、本工程を完了する。
【００４２】
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
【００４３】
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できる。
【００４４】
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、ゲート酸化膜の形成のためのケミカル前処理による側壁酸化膜のエッチングによるトレンチ側壁酸化膜がエッチングされて発生するモウト不良が防止できる。
【００４５】
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には完全なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができる。
【００４６】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更が可能なのは当該分野で通常の知識を有する者には明らかなことであり、そのような変形または変更は本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図４】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図５】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【符号の説明】
【００４８】
１０…半導体基板
１２…パッド酸化膜
１４…パッド窒化膜
１６…フォトレジストパターン
１８…側壁酸化膜
２０、２３…素子分離膜
２１…シリコン層
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、さらに詳しくは、半導体素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
半導体素子の製造方法に際して、活性領域と非活性領域を区分するための素子分離膜を形成するが、最近、半導体素子が高集積化、高密度化するにつれて、シャロートレンチ素子分離(Shallow Trench Isolation)工程を採用している。
【０００３】
しかし、半導体素子の高集積化に伴って適用されるシャロートレンチ素子分離工程を用いてもパターンスペースの減少により素子分離膜の深さが増加し、トレンチに埋め込まれた絶縁膜にはボイドなどが発生する。
【０００４】
また、前記シャロートレンチ素子分離工程によって素子分離膜が形成されるときに半導体基板がエッチングされてトレンチを形成するが、前記エッチングの際にプラズマを使用するため、活性領域と定義される半導体基板にはプラズマ損傷が発生するという問題点がある。
【０００５】
また、前記絶縁膜の蒸着工程の際にプラズマを使用するため、プラズマ損傷が発生するという問題点がある。
【０００６】
また、素子分離膜形成工程の際にトレンチ側壁に側壁酸化膜を形成するが、この側壁酸化膜により素子分離膜のトップコーナーにモウト(moat)不良が発生するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、素子分離膜形成工程の際に発生するプラズマ損傷が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
【０００８】
また、本発明の目的は、素子分離膜に発生するモウト不良が防止できるようにする半導体素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の思想は、半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、前記トレンチの側壁に側壁酸化膜を形成する段階と、前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含む。
【００１０】
前記側壁酸化膜は、シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することが好ましい。
【００１１】
前記第１トレンチ埋め込み用酸化膜または第２トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、またはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することが好ましい。
【００１２】
前記シリコン層は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することが好ましい。
【００１３】
前記パターニングされた半導体基板の所定の深さは、前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることが好ましい。
【００１４】
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、前記半導体基板の表面から５００Å〜１０００Å程度の深さであることが好ましい。
【００１５】
前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行うことが好ましい。
【００１６】
前記側壁酸化膜は、前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することが好ましい。
【発明の効果】
【００１７】
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できるという効果がある。
【００１８】
本発明によれば、前記のような方式で形成されるトレンチ埋め込み用酸化膜により、ＨＤＰ酸化膜をトレンチに埋め込むときに発生するプラズマ損傷が防止できるという効果がある。
【００１９】
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できるという効果がある。
【００２０】
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、トレンチの側壁に酸化膜が形成されて発生するモウト不良が防止できるという効果がある。
【００２１】
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には確然なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができるという効果がある。
【発明を実施するための最良の形態】
【００２２】
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。また、ある膜が他の膜または半導体基板の‘上’に在るあるいは接触していると記載される場合、前記ある膜は、前記他の膜または半導体基板に直接的に接触して存在することもでき、あるいはそれらの間に第３の膜が挟まれることもできる。
【００２３】
図１〜図５は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００２４】
図１を参照すると、シリコン材質の半導体基板１０の全面上部にパッド酸化膜、パッド窒化膜を順次形成し、前記パッド窒化膜の所定の領域に素子分離膜形成用フォトレジストパターン１６を形成する。
【００２５】
前記フォトレジストパターン１６をエッチングマスクとしてパッド窒化膜１４、パッド酸化膜１２および半導体基板１０の所定の深さをプラズマエッチングし、非活性領域と活性領域を定義するトレンチＴを形成する。
【００２６】
前記パターニングされた半導体基板の所定の深Aさは前記半導体基板の表面から５００Å〜１０００Å程度の深さを持つが、前記深さは以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さである。したがって、トレンチ埋め込み工程の際に不良が発生することを防止することができる。
【００２７】
また、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
【００２８】
図２を参照すると、前記トレンチＴが定義された結果物にアッシング工程を行い、前記フォトレジストパターン１６を除去し、前記結果物の全面に側壁酸化膜１８を形成する工程を行う。
【００２９】
前記側壁酸化膜１８は、酸化工程または酸化膜を蒸着する工程のいずれか一つで形成できる。
【００３０】
前記側壁酸化膜１８は、前記トレンチＴを定義するために行われたエッチング工程による損傷を除去するために形成する。
【００３１】
図３を参照すると、前記側壁酸化膜１８が形成された結果物の全面に第１トレンチ埋め込み用第１酸化膜を形成する。前記第１トレンチ埋め込み用酸化膜は、ＬＰＣＶＤ法、ＰＥＣＶＤ法、ＨＤＰ ＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することもできる。
【００３２】
前記第１トレンチ埋め込み用酸化膜が形成された結果物の全面に、前記パッド窒化膜１４が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行い、第１素子分離膜２０の形成を完了する。
【００３３】
図４を参照すると、前記露出したパッド窒化膜１４およびその下部のパッド酸化膜１２を湿式工程によって除去し、素子分離膜２０形成領域と対応する活性領域上の半導体基板を露出させる。前記パッド窒化膜を除去するための湿式工程の際には、リン酸Ｈ３ＰＯ４を用い、前記パッド酸化膜を除去するための湿式工程の際には、ＨＦを用いた後、高温処理を行う。
【００３４】
前記素子分離膜２０の形成領域と対応する活性領域上の露出した半導体基板上にシリコン層２１を形成する。
【００３５】
前記シリコン層２１の形成工程の際に、前記シリコン層２１が前記第１素子分離膜２０の高さより高く形成できるようにするが、以後の工程によって前記第１素子分離膜２０上に第１トレンチ埋め込み用酸化膜と同一の酸化膜がさらに蒸着され、前記素子で要求される素子分離膜が形成できるようにする。
【００３６】
言い換えれば、前記第１トレンチ埋め込み用酸化膜が埋め込まれて形成された第１素子分離膜の厚さは、５００Å〜１０００Å程度であり、トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする厚さであって、素子で要求される厚さの素子分離膜は、第２トレンチ埋め込み用酸化膜の蒸着で形成できる。
【００３７】
前記シリコン層２１は選択的エピタキシャル工程によって形成するが、この選択的エピタキシャル工程は、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを使用し、ＳｉＨ４、Ｓｉ２Ｈ６にＨＣｌ、Ｃｌ２ガスを追加して使用することができる。
【００３８】
前記シリコン層２１は２０００Å〜２５００Å程度の厚さにする。
【００３９】
一方、前記シリコン層形成工程の前に、前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程をさらに行う。
【００４０】
図５を参照すると、前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層２１が露出するまでＣＭＰ工程またはエッチバック工程のような平坦化工程を行う。これにより、前記第１素子分離膜２０上に第２トレンチ埋め込み用酸化膜が蒸着されて第２素子分離膜２３が形成されることにより、素子で要求される素子分離膜２０、２３の厚さとなる。
【００４１】
図示されてはいないが、前記シリコン層の上部にのみゲート酸化膜が形成されるようにし、前記ゲート酸化膜が形成された結果物の全面にゲート電極用導電膜を形成する工程を行うことにより、本工程を完了する。
【００４２】
本発明によれば、前記深さだけ半導体基板をエッチングすると、活性領域と定義される半導体基板に加えられるプラズマ損傷が防止できる。
【００４３】
本発明によれば、トレンチ形成用エッチング工程の際、以後トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さだけ半導体基板をパターニングすることにより、トレンチ埋め込み工程の際に発生する不良が防止できる。
【００４４】
また、本発明によれば、前記第２素子分離膜が形成されるトレンチの側壁には酸化膜が形成されないことにより、ゲート酸化膜の形成のためのケミカル前処理による側壁酸化膜のエッチングによるトレンチ側壁酸化膜がエッチングされて発生するモウト不良が防止できる。
【００４５】
また、本発明によれば、シリコン材質の半導体基板と選択的エピタキシャル工程によって形成されたシリコン層との間には完全なドーパント濃度の差が存在し、ドーパントの不均一な拡散を最小化することができるため、エネルギーバンドギャップを正確に管理することができる。
【００４６】
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形または変更が可能なのは当該分野で通常の知識を有する者には明らかなことであり、そのような変形または変更は本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図２】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図３】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図４】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【図５】本発明に係る半導体素子の素子分離膜形成方法を説明するための断面図。
【符号の説明】
【００４８】
１０…半導体基板
１２…パッド酸化膜
１４…パッド窒化膜
１６…フォトレジストパターン
１８…側壁酸化膜
２０、２３…素子分離膜
２１…シリコン層
【特許請求の範囲】
【請求項１】
半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、
前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、
前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、
前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、
前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。
【請求項２】
前記側壁酸化膜は、
シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記第１トレンチ埋め込み用酸化膜または前記第２トレンチ埋め込み用酸化膜は、
ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記シリコン層は、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。。
【請求項５】
前記パターニングされた半導体基板の所定の深さは、
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、
前記半導体基板の表面から５００Å〜１０００Å程度の深さであることを特徴とする請求項５記載の半導体素子の素子分離膜形成方法。
【請求項７】
前記シリコン層形成工程の前に、
前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項８】
前記側壁酸化膜は、
前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項１】
半導体基板上にパッド膜を形成し、所定の領域の前記パッド膜および前記半導体基板の所定の深さをパターニングして非活性領域と活性領域を定義するトレンチを形成する段階と、
前記トレンチの側壁に側壁酸化膜を形成する段階と、
前記側壁酸化膜が形成された結果物の全面に第１トレンチ埋め込み用酸化膜を形成し、前記パッド膜が露出するまで平坦化工程を行い、第１素子分離膜を形成する段階と、
前記パッド膜を除去し、活性領域の前記半導体基板を露出させる段階と、
前記活性領域の露出した半導体基板上に前記第１素子分離膜の高さより高くシリコン層を形成する段階と、
前記結果物の全面に第２トレンチ埋め込み用酸化膜を形成し、前記シリコン層が露出するまで平坦化工程を行って第２素子分離膜を形成することにより、前記第１素子分離膜と前記第２素子分離膜が積層された素子分離膜を形成する段階とを含むことを特徴とする半導体素子の素子分離膜形成方法。
【請求項２】
前記側壁酸化膜は、
シリコン材質の半導体基板のシリコン膜と酸素を結合させる酸化工程を行う工程、または酸化膜を蒸着する工程のいずれか一つで形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記第１トレンチ埋め込み用酸化膜または前記第２トレンチ埋め込み用酸化膜は、
ＬＰＣＶＤ法、ＰＥＣＶＤ法およびＨＤＰＣＶＤ法のいずれか一つで形成し、あるいはＳＯＧ(Spin on glass)工程を用いてスピンコーティングした後アニール工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記シリコン層は、
ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などのＳｉ系列ソースを用いて選択的エピタキシャル工程によって形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。。
【請求項５】
前記パターニングされた半導体基板の所定の深さは、
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする深さであることを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記第１トレンチ埋め込み用絶縁膜が前記トレンチに容易に埋め込まれるようにする半導体基板の所定の深さは、
前記半導体基板の表面から５００Å〜１０００Å程度の深さであることを特徴とする請求項５記載の半導体素子の素子分離膜形成方法。
【請求項７】
前記シリコン層形成工程の前に、
前記シリコン形成工程が行われるチャンバーと同一のチャンバーで水素プラズマ洗浄工程またはアルゴンプラズマ洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項８】
前記側壁酸化膜は、
前記第１素子分離膜と前記半導体基板の活性領域との間にのみ形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２００６−１９０９３７（Ｐ２００６−１９０９３７Ａ）
【公開日】平成１８年７月２０日（２００６．７．２０）
【国際特許分類】
【出願番号】特願２００５−１５６７３７（Ｐ２００５−１５６７３７）
【出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年７月２０日（２００６．７．２０）
【国際特許分類】
【出願日】平成１７年５月３０日（２００５．５．３０）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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