【課題】書き込み時間の短縮及び読み出し電圧の上昇の抑制を図る不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリ部と、制御部と、を備える。メモリ部は、積層構造体と、半導体ピラーと、記憶層と、内側絶縁膜と、外側絶縁膜と、メモリセルトランジスタと、を有する。制御部は、メモリセルトランジスタの各閾値を正または負の一方に設定する制御、及び各閾値のうち０ボルトから最も離れた第ｎ閾値の分布の幅よりも、第ｎ閾値と同じ符号の第ｍ（ｍはｎよりも小さい１以上の整数）閾値の分布の幅を狭く設定する制御を行う。 （もっと読む）

【課題】複数のメモリセルを３次元状に配置し、かつ、メモリセルにＭＯＮＯＳ型トランジスタを使用するＮＡＮＤ型不揮発性メモリにおいて、データ保持特性の劣化を抑制することができる技術を提供する。
【解決手段】ギャップ絶縁層ＧＩＬ１の右端部側に凹部ＣＵが形成されている。このとき、この凹部ＣＵの形状を反映するように、凹部ＣＵの内部に上部電位障壁層ＥＢ２と電荷蓄積層ＥＣが形成されており、この凹部ＣＵの形状を反映した電荷蓄積層ＥＣの内側に形成される下部電位障壁層ＥＢ１によって、凹部ＣＵが完全に埋め込まれている。このため、凹部ＣＵを埋め込んだ下部電位障壁層ＥＢ１の表面は平坦になっており、この平坦になっている下部電位障壁層ＥＢ１の内側に柱状半導体部ＰＳが形成される。 （もっと読む）

【課題】半導体記憶装置のメモリセルの参照セルとなる副記憶領域の読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置を提供する。
【解決手段】メモリセルの第１不純物領域及び第２不純物領域に印加される電圧の大小関係が互いに異なる２つのデータ書込みステップによってメモリセルにデータの書込みをなす。 （もっと読む）

【課題】 信頼性を向上可能な不揮発性記憶素子及びその製造方法を提供する。
【解決手段】 不揮発性素子は、基板１００、基板１００の上に形成され、制御ベースゲート１２０ａ及び制御ベースゲート１２０ａの上に形成される制御金属ゲート１２５ａｎを有する制御ゲート電極１３７、制御ゲート電極１３７と基板１００との間に形成される電荷格納領域１１０ａ、制御ゲート電極１３７の上に形成される制御ゲートマスクパターン１３０、及び制御ゲートマスクパターン１３０及び制御ベースゲート１２０ａの間に形成された制御金属ゲート１２５ａの側壁の上に形成される酸化防止スペーサ１３５ａを備える。このとき、制御金属ゲート１２５ａｎの幅は、制御ゲートマスクパターン１３０の幅より小さくなるように形成されている。これにより、制御金属ゲート１２５ａｎが酸化工程又は酸化物等によって酸化されることを防止することができる。 （もっと読む）

【課題】微細化しても高い性能を実現可能な半導体装置を提供する。
【解決手段】実施の形態の半導体装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された第１のゲート側壁と、半導体基板上に形成され、ゲート電極との間に第１のゲート側壁を挟むソース・ドレイン半導体層と、を備える。さらに、ゲート電極の両側に、第１のゲート側壁上およびソース・ドレイン半導体層上に形成され、第１のゲート側壁との境界がゲート電極の側面で終端し、第１のゲート側壁よりもヤング率が小さく、かつ、低誘電率の第２のゲート側壁、を備える。 （もっと読む）

【課題】半導体基板の欠陥を低減する。また、歩留まり高く欠陥の少ない半導体基板を作製する。また、歩留まり高く半導体装置を作製する。
【解決手段】支持基板に酸化絶縁層を介して半導体層を設け、該半導体層の端部における、支持基板及び酸化絶縁層の密着性を高めた後、半導体層の表面の絶縁層を除去し、半導体層にレーザ光を照射して、平坦化された半導体層を得る。半導体層の端部において、支持基板及び酸化絶縁層の密着性を高めるために、半導体層の表面から、レーザ光を照射する。 （もっと読む）

【課題】ウィンドウ特性の向上とリテンション特性の向上とを同時に図ることのできる半導体装置の製造方法を提供する。
【解決手段】シリコン基板上に、トンネル酸化膜、チャージトラップ膜、ブロッキング酸化膜、ゲート電極が、下側からこの順で形成された積層構造を有する半導体装置を製造する方法であって、前記ブロッキング酸化膜を形成する工程が、前記チャージトラップ膜上に結晶質膜を形成する結晶質膜形成工程と、前記結晶質膜の上層にアモルファス膜を形成するアモルファス膜形成工程とを具備し、前記結晶質膜形成工程と、前記アモルファス膜形成工程とを同一の処理容器内で連続的に行う。 （もっと読む）

【課題】工程不良を無くして収率を向上させることができる３次元半導体素子及びその製造方法が提供される。
【解決手段】３次元（３Ｄ）半導体メモリー素子は、基板に隣接する下段から上段まで伸張して、複数個のメモリーセルと連結された垂直チャンネルと、前記複数個のメモリーセルを有し、前記基板上に配置された階段形構造のゲートスタック形態にアレイされたセルアレイと、を含む。前記ゲートスタックは、前記下段に隣接する下部非メモリートランジスターに連結された下部選択ラインを含む下部膜と、前記上段に隣接する上部非メモリートランジスターに各々連結され、互いに連結されて単一の導電性ピースになって上部選択ラインをなす導電ラインを有する複数個の上部膜と、各々ワードラインを有し、セルトランジスターと連結され、前記下部選択ラインと前記上部選択ラインの間に配置される複数個の中間膜と、を含む。 （もっと読む）

【課題】下部電極、上部電極およびそれらの間の絶縁膜により構成される容量素子の下部電極および上部電極間の耐圧を向上させる。
【解決手段】上部電極ＴＥならびに上部電極ＴＥのそれぞれの側壁の側壁酸化膜９およびサイドウォール１０と下部電極ＢＥとの間にＯＮＯ膜ＩＦを連続的に形成し、また、上部電極ＴＥの側壁に、側壁酸化膜９を介して真性半導体膜からなるサイドウォール１０を形成することにより、下部電極ＢＥおよび上部電極ＴＥ間にリーク電流が発生することを防ぐ。 （もっと読む）

【課題】優れた信頼性を有し、高集積化のために最適化された３次元半導体記憶素子が提供される。
【解決手段】本発明の素子によれば、積層構造体が基板上に配置されて第１の方向に延長される。積層構造体は交互に反復的に積層されたゲートパターン及び絶縁パターンを含む。垂直形活性パターンが積層構造体を貫通する。積層構造体は第１の部分及び第２の部分を含み、積層構造体の第２の部分は第１の方向と垂直である第２の方向に第１の部分より小さい幅を有する。積層構造体の第２の部分の横にストラッピングコンタクトプラグが配置されて、共通ソース領域と接触される。 （もっと読む）

【課題】パーコレーションリークを抑制可能な構造を有する半導体装置を提供する。
【解決手段】ソース領域１８、ドレイン領域１８及びチャネル領域を有する半導体領域と、チャネル領域上に形成された第１のトンネル絶縁膜１２と、第１のトンネル絶縁膜上に形成され、エネルギー障壁を有する障壁層１３と、障壁層上に形成された第２のトンネル絶縁膜１４と、第２のトンネル絶縁膜上に形成され、Ｓｉ_Y（ＳｉＯ₂)_X（Ｓｉ₃Ｎ₄）_1-X （ただし、０≦Ｘ≦１、Ｙ＞０）で表される絶縁膜を具備する電荷蓄積部１５と、電荷蓄積部上に形成され、エネルギー障壁の高さを制御する制御電極１７とを備え、Ｘ及びＹは、［２×２Ｘ／（４−２Ｘ）＋（４−４Ｘ）／（４−２Ｘ）］×［Ｙ／（Ｙ＋７−４Ｘ）］≧０．０１６ なる関係を満たし、障壁層は、クーロンブロッケイド条件を満たす導電性微粒子を含んだ微粒子層で形成されている。 （もっと読む）

【課題】 最上の動作条件を設定し、それによって半導体メモリ装置を動作させることで半導体メモリ装置の動作特性を向上させることができる不揮発性メモリ装置及びその動作方法を提供する。
【解決手段】 ビットラインBLとソースラインSLとの間に連結されるチャンネル層SCを有するメモリストリングMSを含むメモリブロックと、チャンネル層SCにホットホールｈを供給し、メモリストリングMSに含まれたメモリセルＣの消去動作を行うように構成された動作回路グループと、チャンネル層SCにホットホールｈが目標量以上に供給されれば、ブロック消去イネーブル信号BERASE_ENを出力するように構成された消去動作決定回路460と、ブロック消去イネーブル信号BERASE_ENに応答して動作回路グループが消去動作を行う時点を制御するように構成された制御回路450と、を含む。 （もっと読む）

【課題】二酸化シリコンとシリコンとの良好な界面特性を有し、絶縁基板上に作製された半導体素子を提供する。
【解決手段】半導体素子１０は、多結晶シリコン膜４と、絶縁膜５，９と、金属量子ドット８とを備える。多結晶シリコン膜４は、絶縁基板１上に配置され、アモルファスシリコン膜を熱プラズマジェットによってアニールして作製される。絶縁膜５は、ＳｉＯ_２からなり、多結晶シリコン膜４に接して多結晶シリコン膜４上に形成される。金属量子ドット８は、Ｐｔからなり、Ｐｔ薄膜を熱プラズマジェットによってアニールして絶縁膜５上に形成される。絶縁膜９は、ＳｉＯ_２からなり、金属量子ドット８を覆うように絶縁膜５上に形成される。 （もっと読む）

【課題】 信頼性に優れた半導体装置を形成することが可能な半導体装置の製造方法を提供する。
【解決手段】 シリコンを主成分として含む半導体領域１１と、シリコン及び酸素を主成分として含み半導体領域に隣接する絶縁領域１２とを有する下地領域の表面を窒化して、窒化膜を形成する工程と、窒化膜に対して酸化処理を施して、窒化膜の絶縁領域上に形成された部分を酸化膜１２ａに変換するとともに窒化膜の半導体領域上に形成された部分を電荷蓄積絶縁膜の少なくとも一部１３ａとして残す工程と、電荷蓄積絶縁膜上にブロック絶縁膜１５を形成する工程と、ブロック絶縁膜上にゲート電極膜１６を形成する工程とを備える。 （もっと読む）

【課題】 半導体装置の製造工程を簡略化させ、金属元素含有膜の酸化を抑制させる。
【解決手段】 金属元素含有膜及び金属元素含有膜上に形成された絶縁膜を備える基板を処理室内に搬入し、処理室内に設けられた基板支持部により支持する工程と、励起状態の水素と励起状態の窒素のいずれか又は両方と、励起状態の酸素と、を含む反応ガスを処理室内で基板上に供給して基板を処理する工程と、基板を処理室内から搬出する工程と、を有する。 （もっと読む）

【課題】不揮発性メモリー装置の製造方法であって、特に半導体パターン厚さの均一性が向上される３次元半導体装置の製造方法、及び当該製造方法によって製造された３次元半導体装置を提供する。
【解決手段】この製造方法は、基板１０の上に複数の第１の膜（鋳型膜）１２０及び複数の第２の膜（犠牲膜）が交互に積層された積層膜構造体を形成する段階、積層膜構造体を貫通する開口部、及び開口部周囲にアンダーカット領域を形成する段階、アンダーカット領域に局所的に配置される絶縁スペーサー１５５を形成する段階、絶縁スペーサー１５５が形成された開口部内に半導体パターン１６５を形成する段階を含む。 （もっと読む）

【課題】 本発明の実施形態によれば、プロセッサの処理速度を低下させることなく、フラッシュメモリの信頼性を維持する半導体記憶装置を提供することができる。
【解決手段】 第１の電極に第１の電位を与え、全てのバックゲート電極に第１の電位よりも低い第２の電位を与え、第１乃至第ｎ−１のフロントゲート電極に第１の電位よりも高い第３の電位を与え、第ｎ以上のフロントゲート電極に第２の電位と第３の電位との間の第４の電位を与えることで半導体層に情報を書き込むことを特徴とする （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた窒化シリコン膜６ｂとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａ，６ｃと酸化シリコン膜６ａ，６ｃに挟まれた空洞ＣＡＶとを有し、窒化シリコン膜６ｂを有していない。 （もっと読む）

【課題】半導体記憶装置を構成する回路を高集積度化する。
【解決手段】一つの実施形態によれば、半導体記憶装置は、半導体基板と複数のメモリセルトランジスタを有する。前記複数のメモリセルトランジスタは、前記半導体基板に設けられた深溝にトレンチゲートが埋設され、直列接続される。メモリセルの書き込み動作及び読み出し動作のとき、トレンチゲートの周囲及び間の前記半導体基板の領域に、前記半導体基板とは逆導電型の反転層が形成される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリのメモリゲート電極ＭＧとｐ型ウエルＰＷ１との間および制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、絶縁膜５が形成されている。この絶縁膜５のうち、メモリゲート電極ＭＧの下面と半導体基板１の上面との間の部分は、酸化シリコン膜９ａ，９ｂと酸化シリコン膜９ａ，９ｂに挟まれた窒化シリコン膜１０ａとを有している。絶縁膜５のうち、制御ゲート電極ＣＧの側面とメモリゲート電極ＭＧの側面との間の部分は、酸化シリコン膜６ａからなり、窒化シリコン膜１０ａを有していない。 （もっと読む）