半導体記憶装置へのデータの書込み方法及び半導体記憶装置
【課題】半導体記憶装置のメモリセルの参照セルとなる副記憶領域の読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置を提供する。
【解決手段】メモリセルの第１不純物領域及び第２不純物領域に印加される電圧の大小関係が互いに異なる２つのデータ書込みステップによってメモリセルにデータの書込みをなす。
【解決手段】メモリセルの第１不純物領域及び第２不純物領域に印加される電圧の大小関係が互いに異なる２つのデータ書込みステップによってメモリセルにデータの書込みをなす。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の副記憶領域への基準データの書込み方法、及び当該基準データが書込まれた半導体記憶装置に関する。
【背景技術】
【０００２】
デジタル情報を取り扱う各種の電子装置に使用されるメモリを大別すると、ハードディスクドライブ、ＤＶＤ、ＣＤのような物理的な動作を必要とする記憶装置と、物理的な動作を必要としない半導体メモリを用いた記憶装置とに分類することができる。更に、記憶保持方法により、半導体メモリを２種類に分けることができる。具体的には、電源を切ると記憶情報が失われる揮発性半導体メモリと、電源を切っても記憶情報が保存される不揮発性メモリと、に分類することができる。
【０００３】
不揮発性メモリは、１つのメモリセルに１つの電荷蓄積部を有し、当該電荷蓄積部に電荷が蓄積されていない状態又は所定量未満の電荷が蓄積されている状態（未書込み状態）を“１”、当該電荷蓄積部に所定量以上の電荷が蓄積された状態（書込み状態）を“０”とすることによって記憶情報を保存する。このようなメモリセルには、例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有し、ＭＯＳＦＥＴのゲート酸化膜中に、他の部分から電気的に絶縁された多結晶シリコンからなる浮遊ゲート（ＦＧ：Floating Gate）が埋め込まれているものがある。また、他のメモリセルとして、ｎ型ＭＯＳＦＥＴ構造を有し、ＭＯＳＦＥＴのゲート絶縁膜が酸化膜によって窒化膜が挟まれた（すなわち、酸化膜、窒化膜、酸化膜を順次堆積した）構造を有するものがある。特に、かかる構造は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造又はＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造と呼ばれている。そして、当該浮遊ゲート及び窒化膜が電荷蓄積部に該当する。かかるメモリセルへのデータ書込み、読出し、及び消去について、ＭＯＮＯＳ構造のメモリセルを例として以下に説明する。なお、以下のデータ書込み、読出し、及び消去において、ドレイン（ドレイン端子及びドレイン領域）及びソース（ソース端子及びソース領域）とは、記憶されたデータの読出しを行う際に決定されるドレイン及びソースを書込み及び消去においてもドレイン及びソースと定義する。すなわち、データ書込み、読出し、及び消去において、記憶されたデータの読出しを行う際に決定されるドレイン及びソースは常に一定であり、データ書込み及び消去においてドレイン及びソースを逆転して定義をしないものとする。
【０００４】
窒化膜にデータ“０”を書込む場合には、ソース端子及びゲート端子に正電圧を印加し、ドレイン端子を接地電圧とする。これにより、チャンネル中をドレイン領域からソース領域に向かって移動する電子がソース領域近傍で高い運動エネルギーを獲得してホットエレクトロンになり、当該ホットエレクトロンがゲートに印加された正電圧によってゲート端子直下まで引き上げられ、当該引き上げられた電子が窒化膜に保持される。窒化膜に所定量以上のホットエレクトロンが保持されることにより、データ“０”が書込まれる。
【０００５】
窒化膜に記憶されたデータの読出しを行う場合には、ドレイン端子及びゲート端子に正電圧を印加し、ソース端子を接地電圧とする。この時、窒化膜に電荷が蓄積されていない場合又は所定量未満の電荷が蓄積されている場合（すなわち、窒化膜がデータ“１”を記憶されている場合）には、比較的に大きな読出し電流が得られる。一方、窒化膜に所定量以上の電荷が蓄積されている場合（すなわち、窒化膜がデータ“０”を記憶されている場合）には、蓄積された電荷の影響によって読出し電流はデータ“１”が記憶された状態と比較して小さくなる。このように、窒化膜内の電荷の有無により、読出し電流の大きさに差異が生じるため、読出し電流の大小を判定することによってデータ読出しを行うことが可能になる。読出し電流の大小の判定の詳細な方法としては、不揮発性メモリの所定のメモリセルに、データ“１”が記憶されたメモリセルの窒化膜に蓄積された電荷量と、データ“０”が記憶されたメモリセルの窒化膜に蓄積された電荷量との中間の電荷量（すなわち、上述した所定量）が蓄積されるようにあらかじめデータの書込みを行う。そして、当該あらかじめ書込みがなされたメモリセル（以下、副記録領域、参照セル又はリファレンスセルとも称する）に流れる電流と、他のメモリセル（すなわち、読出し対象のメモリセル（以下、主記憶領域とも称する））に流れる電流とを比較し、他のメモリセルに流れる電流が参照セルに流れる電流よりも大なる場合は当該他のメモリセルにはデータ“０”が記憶されていると判定し、他のメモリセルに流れる電流が参照セルに流れる電流よりも小なる場合は当該他のメモリセルにはデータ“１”が記憶されていると判定する。
【０００６】
窒化膜に記憶されたデータの消去を行う場合には、ソース端子に正電圧を印加し、ゲート端子に接地電圧又は負電圧を印加し、ドレイン端子をオープン状態とする。これにより、ソース領域近傍で発生したホットホールが窒化膜に注入され、窒化膜に蓄積されている電荷が中和されることによってデータの消去がなされる。
【０００７】
特許文献１には、窒化膜が酸化膜によって挟まれることによって形成された電荷蓄積部をゲート電極のドレイン端子側及びソース端子側に設けられた構造を有するメモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−６４２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＭＯＮＯＳ構造のメモリセルにおいて、上述した方法を用いて参照セルに所定の電荷を蓄積すると、窒化膜のソース端子側に電荷が蓄積され、窒化膜のドレイン端子側には電荷が蓄積されることがないため、参照セルに対する読出し動作の際に電界ストレスによって窒化膜のドレイン端子側に電荷が蓄積されたり、他のメモリセルへの書込み動作によって参照セルの窒化膜のドレイン端子側に電荷が蓄積されることがある。このように、参照セルの窒化膜に蓄積された電荷量が変化すると、参照セルの読出し電流が初期設定から低下してしまい、読出し対象のメモリセルと参照セルとの読出し電流を比較して判定する際に、誤判定が生じてしまう。かかる誤判定は、引用文献１に記載されたメモリセルの場合にも生じる。
【００１０】
本発明は、以上の如き事情に鑑みてなされたものであり、半導体記憶装置のメモリセルの参照セルとなる副記憶領域の読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と前記主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置において、前記副記憶領域に前記基準データ書き込むための半導体記憶装置へのデータの書込み方法であって、前記第１不純物領域及び前記ゲート電極に正電圧を印加し、前記第２不純物領域に前記正電圧よりも低い電圧を印加して前記第１電荷蓄積部に電荷を蓄積する第１の書込みステップと、前記第２不純物領域及び前記ゲート電極に正電圧を印加し、前記第１不純物領域に前記正電圧よりも低い電圧を印加して前記第２電荷蓄積部に電荷を蓄積する第２の書込みステップと、を有することを特徴とする。
【００１２】
また、上述した課題を解決するために、本発明の半導体記憶装置は、チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と当該主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置であって、前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部のそれぞれに電荷を蓄積したことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶装置へのデータの書込み方法によれば、メモリセルの第１不純物領域及び第２不純物領域に印加される電圧の大小関係が互いに異なる２つのデータ書込みステップによってメモリセルにデータの書込みがなされる。これにより、前記第１電荷蓄積部及び前記第２電荷蓄積部に電荷が蓄積され、半導体記憶装置のメモリセルの読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本実施例に係る半導体記憶装置の概略構成図である。
【図２】本実施例に係る半導体記憶装置を構成するメモリセルの断面図である。
【図３】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法を示すフロー図である。
【図４】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法の各ステップを示す断面図である。
【図５】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法の各ステップを示す断面図である。
【図６】本実施例に係る半導体記憶装置へのデータ書込み方法を用いた場合と従来の半導体記憶装置へのデータ書込み方法を用いた場合とにおける参照セルの読出し時の電流劣化量を比較するためのグラフである。
【図７】本実施例に係る半導体記憶装置を構成するメモリセルの他の例としての断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１６】
先ず、図１を参照しつつ本実施例に係る半導体記憶装置及について説明する。図１は、本実施例に係る半導体記憶装置の概略構成図である。
【００１７】
図１に示されているように、半導体記憶装置１０は、複数のメモリセルから構成されたメモリアレイ１１と、メモリアレイ１１に供給する電圧を生成するための電圧生成回路１２と、メモリアレイ１１と電圧生成回路１２との間に設けられた第１スイッチ素子群１３と、第１スイッチ素子群１３に駆動信号を供給する第１カラムデコーダ１４と、メモリアレイ１１に駆動信号を供給するロウデコーダ１５と、メモリアレイ１１に接続された第２スイッチ素子群１６と、第２スイッチ素子群１６に駆動信号を供給する第２カラムデコーダ１７と、第２スイッチ素子群１６に接続されたセンスアンプ１８と、から構成されている。
【００１８】
メモリアレイ１１には、Ｐ本（Ｐ：１以上の整数）のビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰと、ビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰと直交するように配置されたＱ本（Ｑ：１以上の整数）のワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱが設けられている。ここで、ビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰが列方向、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱが行方向に設けられていると定義する。以下、いずれかのビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰを指定しない場合には単にビット線ＢＬ、いずれかのワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱを指定しない場合には単にワード線ＷＬとも称する。
【００１９】
また、ビット線ＢＬと、ワード線ＷＬとの各交差部には、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造を有する。（Ｓ×Ｔ）個（Ｓ及びＴ：１以上の整数）のメモリセル２０（１−１）、・・・、２０（１−Ｓ））、２０（２−１）、・・・、２０（２−Ｓ）、・・・、２０（Ｔ−１）、・・・、２０（Ｔ−Ｓ）が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル２０とも称する。例えば、メモリアレイ１１は、９本（Ｐ＝９）のビット線ＢＬ、８本（Ｑ＝８）のワード線ＷＬ、６４個（Ｓ×Ｔ＝８×８）のメモリセル２０から構成されている。各数量は、半導体記憶装置１０のメモリ容量、同時にデータを書込むメモリセル２０の数量によって適宜調整される。
【００２０】
各メモリセル２０のゲート端子はワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱに、各メモリセル２０のソース端子及びドレイン端子はビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰに接続されている。図１において、例えば、各メモリセル２０のマイナス行方向側をドレイン端子とし、プラス行方向側をソース端子とすると、メモリセル２０（１−１）のゲート端子はワード線ＷＬ１に接続され、ドレイン端子はビット線ＢＬ１に接続され、ソース端子はビット線ＢＬ２に接続されている。なお、ビット線ＢＬ間に書込み電圧が供給されることにより、各メモリセル２０のドレイン−ソース間に当該書込み電圧が供給される。
【００２１】
メモリセル２０にはデータ“０”及びデータ“１”の２種類のデータ（すなわち、２値）を書込むことが可能である。また、本実施例１においては、メモリアレイ１１を構成するメモリセル２０（Ｔ−Ｓ）にはあらかじめ所定の基準データ（参照データ）が書込まれている。参照データとは、他のメモリセル２０からデータを読出す場合に、当該読出したデータがデータ“０”又はデータ“１”であるかを判定するために用いられるデータ（すなわち、比較用のデータ）である。以下において、メモリセル２０（Ｔ−Ｓ）を参照セル（リファレンスセル）３０とも称する。すなわち、メモリセル２０（Ｔ−Ｓ）以外のメモリセル２０が主記憶領域となり、メモリセル２０（Ｔ−Ｓ）が副記憶領域となる。
【００２２】
なお、本実施例においては、メモリセル２０（Ｔ−Ｓ）のみを参照セルとしてが、複数のメモリセル２０を参照セルに設定してもよい。例えば、メモリセル２０に多値データを記憶する場合には、同一のワード線ＷＬ（すなわち、列方向）に接続されている複数のメモリセル２０を参照セルとし、各参照セルの参照データを互いに異なるものとしてもよい。また、同一のワード線ＷＬに限られず同一のビット線ＢＬに挟まれた（すなわち、行方向に接続された）複数のメモリセル２０を参照セルとしてもよい。
【００２３】
ロウデコーダ１５は、ワード線ＷＬのそれぞれを介してメモリアレイ１１に接続されている。ロウデコーダ１５は、制御回路（図示せず）から供給される制御信号に基づいてワード線ＷＬのいずれかを選択し、選択した１つのワード線にゲート信号を供給する。例えば、ワード線ＷＬ１を選択した場合には、メモリセル２０（１−１）、・・・、２０（１−Ｓ）のゲート端子にゲート信号（所定の電圧）が供給される。なお、本実施例の半導体記憶装置１０による書込み処理においては、各メモリセル２０のゲート端子には、記憶データの値にかかわらず共通のゲート信号が供給される。
【００２４】
第１スイッチ素子群１３は、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有するＰ個のセレクタ素子１３ａ１、１３ａ２、・・・、１３ａＰから構成されている。以下、いずれかのセレクタ素子１３ａ１、１３ａ２、・・・、１３ａＰを指定しない場合には単にセレクタ素子１３ａとも称する。セレクタ素子１３ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１３ａ１のドレイン端子は、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のそれぞれのドレイン端子に接続されている。そして、セレクタ１３ａ２のドレイン端子は、ビット線ＢＬ２を介してメモリセル２０（１−２）、２０（２−２）、・・・、２０（Ｔ−２）のそれぞれのソース端子、及びメモリセル２０（１−３）、２０（２−３）、・・・、２０（Ｔ−３）のそれぞれのドレイン端子に接続されている。
【００２５】
また、セレクタ素子１３ａのそれぞれのソース端子は、接続点Ｔ１、Ｔ２、・・・、Ｔ３及び電圧供給ラインＶＬを介して電圧生成回路１２に接続されている。更に、セレクタ素子１３ａのそれぞれのゲート端子は、ゲート信号供給ラインＧＬ１１、ＧＬ１２、・・・、ＧＬ１Ｐによって第１カラムデコーダ１４に接続されている。以下、いずれかのゲート信号供給ラインＧＬ１１、ＧＬ１２、・・・、ＧＬ１Ｐを指定しない場合には単にゲート信号供給ラインＧＬ１とも称する。
【００２６】
第１カラムデコーダ１３は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ１のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。選択された１つのゲート信号供給ラインＧＬ１にゲート信号が供給されることにより、電圧生成回路１２から供給される所定の電圧が、選択された１つのゲート信号供給ラインＧＬ１に接続されたセレクタ素子１３ａに接続されたビット線ＢＬに印加される。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子に所定の電圧が供給（印加）される。具体的には、ゲート信号供給ラインＧＬ１１が選択されると、セレクタ素子１３ａ１がオン状態に移行し、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のドレイン端子に所定の電圧が印加される。
【００２７】
第２スイッチ素子群１６は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のセレクタ素子１６ａ１、１６ａ２、・・・、１６ａＰから構成されている。以下、いずれかのセレクタ素子１６ａ１、１６ａ２、・・・、１６ａＰを指定しない場合には単にセレクタ素子１６ａとも称する。セレクタ素子１６ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１６ａ１のソース端子は、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のそれぞれのドレイン端子に接続されている。そして、セレクタ１６ａ２のソース端子は、ビット線ＢＬ２を介してメモリセル２０（１−２）、２０（２−２）、・・・、２０（Ｔ−２）のそれぞれのソース端子、及びメモリセル２０（１−３）、２０（２−３）、・・・、２０（Ｔ−３）のそれぞれのドレイン端子に接続されている。
【００２８】
また、セレクタ素子１６ａのそれぞれのドレイン端子は、センスアンプ１８に接続されている。更に、セレクタ素子１６ａのそれぞれのゲート端子は、ゲート信号供給ラインＧＬ２１、ＧＬ２２、・・・、ＧＬ２Ｐによって第２カラムデコーダ１７に接続されている。以下、いずれかのゲート信号供給ラインＧＬ２１、ＧＬ２２、・・・、ＧＬ２Ｐを指定しない場合には単にゲート信号供給ラインＧＬ２とも称する。
【００２９】
第２カラムデコーダ１７は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ２のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。ここでセンスアンプ１８は、接地電位（グランド電位）に接続されているため、選択された１つのゲート信号供給ラインＧＬ２にゲート信号が供給されることにより、選択された１つのゲート信号供給ラインＧＬ１に接続されたセレクタ素子１３ａに接続されたビット線ＢＬの電位は接地電位になる。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子の電位が接地電位になる。具体的には、ゲート信号供給ラインＧＬ２１が選択されると、セレクタ素子１６ａ１がオン状態に移行し、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のドレイン端子の電位が接地電位になる。
【００３０】
センスアンプ１８は、セレクタ素子１６ａのドレイン端子に接続されている。読出しの際に、第１カラムデコーダ１４、ロウデコーダ１５、第２カラムデコーダ１７によって選択されたメモリセル２０の状態に応じて生じた読出し電流がセンスアンプ１８に供給され、且つ、第１カラムデコーダ１４、ロウデコーダ１５、第２カラムデコーダ１７によって選択された参照セル３０からセンスアンプ１８に参照用の読出し電流が供給されると、センスアンプは、当該２つの読出し電流の大小を比較して、メモリセル２０に書込まれたデータを判別する。具体的には、センスアンプ１８は、参照セルから供給される電流が読出し対象のメモリセル２０の電流よりも大きい場合は当該メモリセル２０に記憶されたデータを“１”と判定し、参照セルから供給される電流が読出し対象のメモリセル２０の電流よりも小さい場合は当該メモリセル２０に記憶されたデータを“０”と判定する。
【００３１】
次に、図２を参照しつつ半導体記憶装置１０を構成するメモリセル２０の構造、及びメモリセル２０へのデータの書込み、読出し、消去の原理について説明する。図２は、本実施例に係る半導体記憶装置１０を構成するメモリセル２０の断面図である。
【００３２】
図２に示されているように、メモリセル２０は、ｐ型のシリコン基板２１の上面に、ＳｉＯ２からなるトンネル酸化膜２２、ＳｉＮからなる電荷蓄積膜２３、ＳｉＯ２からなる絶縁膜２４、リシリコンからなるゲート電極２５を積層した構造を有している。シリコン基板２１の表面上のトンネル酸化膜２２を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域２６及び第２不純物領域２７が形成されている。トンネル酸化膜２２直下のシリコン基板２１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域２８である。第１不純物領域２６、第２不純物領域２７及びチャンネル領域２８を囲むように素子分離酸化層２９がシリコン基板２１の内部に設けられている。なお、参照セル３０も上述したメモリセル２０の構造と同一である。
【００３３】
また、トンネル酸化膜２２、電荷蓄積膜２３、及び絶縁膜２４から電荷蓄積構造４０が構成さている。更に、電荷蓄積膜２３の一端であって第２不純物領域２７上に位置する部分を第１電荷蓄積部２３ａ、電荷蓄積膜２３の一端であって第１不純物領域２６上に位置する部分を第２電荷蓄積部２３ｂと称する。
【００３４】
次に、かかる構造のメモリセル２０へのデータの書込み、読出し、消去の動作について説明する。ここで、以下のデータ書込み、読出し、及び消去において、ドレイン（ドレイン端子及びドレイン領域）及びソース（ソース端子及びソース領域）とは、記憶されたデータの読出しを行う際に決定されるドレイン及びソースを書込み及び消去においてもドレイン及びソースと定義する。すなわち、データ書込み、読出し、及び消去において、記憶されたデータの読出しを行う際に決定されるドレイン及びソースは常に一定であり、データ書込み及び消去においてドレイン及びソースを逆転して定義をしないものとする。なお、本実施例においては、第１不純物領域２６をドレイン領域と、第２不純物領域をソース領域とする。
【００３５】
先ず、メモリセル２０にデータを書込む場合には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３に引き上げられる（すなわち、当該ホットエレクトロンが電荷蓄積膜２３に蓄積される）。ここで、電荷蓄積膜２３に引き上げられたホットエレクトロンは、電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に蓄積され、第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）には蓄積されることがない。すなわち、ホットエレクトロンは、電荷蓄積膜２３のソース領域側部分に蓄積され、ドレイン領域側部分には蓄積されることがない。なお、第１電荷蓄積部２３ａに蓄積された電荷量が所定量以上の状態がメモリセル２０にデータ“０”が書込まれた状態になり、第１電荷蓄積部２３ａに蓄積された電荷量が所定値未満の状態が、メモリセル２０にデータ“０”がメモリセル２０にデータ“１”が書込まれた状態になる。なお、参照セル３０におけるデータの書込みは上述した方法とは異なるため後述する。
【００３６】
次に、メモリセル２０に記憶されたデータを読出す場合には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、ドレイン領域である第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。読出し電流の大きさは第１電荷蓄積部２３ａに蓄積されている電荷量に応じて変化する。すなわち、第１電荷蓄積部２３ａに蓄積されている電荷量が多いほど読出し電流は低くなる。また、参照セル３０についても同様の読出し方法により、参照セル３０に蓄積された電荷量に応じた読出し電流を読出す。そして、センスアンプ１８は、読出し対象のメモリセル２０から供給される読出し電流と、参照セル３０から供給される読出し電流とを比較することにより、読出し対象のメモリセル２０にデータ“０”又はデータ“１”のいずれかが記憶されているかを判定する。
【００３７】
次に、メモリセル２０に記憶されたデータを消去する場合には、ソース領域である第２不純物領域２７に正電圧（例えば、＋５Ｖ）を印加し、ゲート電極２５に０Ｖ又は負電圧（例えば、−５Ｖ）を印加し、ドレイン領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、第２不純物領域２７の周辺で発生したホットホールが電荷蓄積膜２３に注入される。その結果、第１電荷蓄積部２３ａに保持された電荷（電子）が中和され、データの消去を行うことができる。
【００３８】
なお、電荷蓄積膜２３の第１不純物領域２６側に電荷を蓄積する場合には、第１不純物領域２６に印加すべき電圧と第２不純物領域２７側に印加すべき電圧を入れ替えことによってこれを行うことができる。
【００３９】
次に、図３及び図４を参照しつつ、本実施例に係る半導体記憶装置を構成するメモリアレイ内の参照セルへのデータ書込み方法を説明する。図３は、メモリアレイ中の参照セルへのデータ書込みを示すフロー図である。また、図４は、メモリアレイ中の参照セルへのデータ書込み時における参照セルの断面図である。
【００４０】
先ず、参照セル３０にデータ書込みがなされていない状態として、Ｎ＝０とする（ステップＳ１）。
【００４１】
次に、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの第１書込みを行う（ステップＳ２、第１の書込みステップ）。具体的には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする（図４（ａ））。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に引き上げられる（図４（ｂ））。なお、図４（ｂ）は模式的な図のため、２つの電子が第１電荷蓄積部２３ａに蓄積されているように示されているが、実際にはより多くの電子が第１電荷蓄積部２３ａに蓄積されている。
【００４２】
次に、Ｎの値を判別し（ステップＳ３）、Ｎ＞０でない場合には、ステップＳ４に進み、Ｎ＞０の場合にはステップＳ５に進む。ステップＳ４においては、現在のＮの値に１を加え、Ｎ＝１とする。ステップＳ４が行われた後に、ステップＳ６に進む。ここで、ステップＳ４に進む場合とは、上述した第１書込み及び後述する第２書込みをそれぞれ１回も行なっていない場合のことである。
【００４３】
次に、ステップＳ３において、Ｎ＞０（すなわち、Ｎ＝１）の場合には、参照セル３０に書込まれた参照データを読出し、読出し時に流れる読出し電流が所定値（書込み設定値）以上であるか否かを判定する（ステップＳ５）。具体的には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、ドレイン領域である第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図４（ｃ））。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。ここで書込み設定値とは、メモリセル２０に電荷が一切蓄積されていない状態（すなわち、データ“１”が記憶された状態）で流れる読出し電流の値と、メモリセル２０に多量の電荷が蓄積された状態（すなわち、データ“０”が記憶された状態）で流れる読出し電流の値との中間の電流値である。なお、当該書込み設定値は適宜調整することができ、かかる調整によってデータ“０”が書込まれた状態とデータ“１”が書込まれた状態とを区別するための境界を変更することができる。
【００４４】
次に、ステップＳ４の後又は参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値未満である場合には、参照セル３０の電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）に電荷が蓄積されるように、参照データの第２書込みを行う（ステップＳ６、第２の書込みステップ）。具体的には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第１不純物領域２６にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図５（ａ））。これにより、チャネル領域２８中を第２不純物領域２７から第１不純物領域２６に向かって移動する電子は、第１不純物領域２６の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）に引き上げられる（図５（ｂ））。一方、ステップＳ５において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値以上である場合には、参照セル３０への参照データの書込み処理が終了する。
【００４５】
ステップＳ６の完了後、参照セル３０に書込まれた参照データを再び読出し、読出し時に流れる読出し電流が所定値（書込み設定値）以上であるか否かを判定する（ステップＳ７（判定ステップ））。具体的には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図５（ｃ））。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。ステップＳ７において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値未満である場合には、ステップＳ１に戻り、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの書込みを再度行う（すなわち、第１及び第２書込みを繰り返して実行する繰り返しステップを行う）。なお、参照データの書込みを再度行う場合には、Ｎ＝１になっているため、ステップＳ３からステップＳ５を経由するフローとなる。すなわち、参照データの書込みを再度行う場合には、第１書込み後に読出し電流値が書込み設定値以上であるか否かの判定がなされる。一方、ステップＳ４において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値以上である場合には、参照セル３０への参照データの書込み処理が終了する。
【００４６】
以上のように、本実施例による参照セル３０への参照データの書込み方法によれば、電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）と、電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）とに交互に電荷が蓄積されるように参照データの書込みを行っているため、電荷蓄積膜２３においては第１電荷蓄積部２３ａ及び第２電荷蓄積部２３ｂに電荷が蓄積される。このように、電荷蓄積膜２３の一端及び他端（すなわち、両端）に電荷が蓄積されていると、参照セル３０の読出し時の電界ストレスによるホットエレクトロンのゲート電極方向への侵入が当該電荷蓄積膜２３に蓄積された電荷により抑制される。また、他のメモリセル３０への書込み動作等による参照セル３０の電荷蓄積膜２３への電荷の侵入も抑制される。従って、参照データの書込み動作以外の動作によって参照セル３０の電荷蓄積膜２３に電荷が注入されることがなくなり、参照セル３０の読出し電流が変化することが抑制される。
【００４７】
上述した書込みフローにおいては、書込むべき参照データ（すなわち、蓄積すべき電荷量）を複数回に分けて書込めるように、１回の書込みにおける書込み量（すなわち、蓄積する電荷量）を少量にすることが好ましい。これにより、第１電荷蓄積部２３ａ及び第２電荷蓄積部２３ｂに蓄積される電荷量の均一化を図ることが可能になり、参照セル３０の読出し電流の変化の抑制を図りやすくなる。更に、参照セル３０の読出し時の電界ストレスによるホットエレクトロンのゲート電極方向への侵入を効率よく抑制するために、本実施例においては、参照セル３０の電荷蓄積膜２３の第２電荷蓄積部２３ｂに蓄積される電荷量を、参照セル３０の電荷蓄積膜２３の第１電荷蓄積部２３ａに蓄積される電荷量よりも多くしてもよい。これは、本実施例の参照セル３０の読出し時において、電荷蓄積膜２３の第２電荷蓄積部２３ｂに電荷が侵入しやすいためである。
【００４８】
また、上述したデータの書込み方法を用いることにより、半導体記憶装置１０は、電荷蓄積膜２３の両端に電荷が蓄積された参照セル３０を有することができる。また、参照セル３０への参照データの書込みを複数回に分けることにより、半導体記憶装置１０は、両端における電荷の蓄積量が等しい参照セル３０を有することができる。
【００４９】
なお、上述したフローにおいて、第１及び第２の書込みステップにおけるデータの書込み量があらかじめ決まっているような場合には、ステップＳ５、Ｓ７の判定ステップを設けなくてもよい。また、第１及び第２の書込みステップによって参照データの書込みがなされた後に、電荷蓄積膜２３の両端に蓄積された電荷量を測定して、上述した判定を行ってもよい（すなわち、ステップＳ５を設けないフローとしてもよい）。
【００５０】
次に、図６を参照しつつ、本実施例に係る参照セル３０への参照データの書込み方法を用いた場合と、従来の参照セル３０への参照データ書込み方法を用いた場合とにおいて、それぞれの場合に参照セルの読出し時における読出し電流の劣化量を比較して、本実施例に係る参照セル３０への参照データの書込み方法の効果を説明する。図６の横軸は参照データの読出し時間（秒）であり、縦軸は読出し電流の劣化量（μＡ）ある。なお、横軸は対数表示である。
【００５１】
図６に示されているように、参照セル３０の参照データの読出し時間が１００秒においては、実施例に係るデータ書込み方法を用いれば参照セルの読出し電流の劣化量を従来の約１割程度に低減することができることが判った。また、１０００秒間の参照データの読出しを行ったとしても、読出し電流の劣化量は約０．５μＡあると推定され、従来の約２割程度に低減できると見込まれる。
【００５２】
なお、上述した実施例においては、メモリセル２０の構造がＭＯＮＯＳ構造であったが、これに限定されることはなく、例えばサイドウォール部のそれぞれに電荷蓄積部が設けられた構造であっても、本発明のデータ書込み方法を適用することができる。図７を参照しつつ、サイドウォール構造を有するメモリセル１００の構造について説明する。
【００５３】
図７に示されているように、メモリセル１００は、ｐ型のシリコン基板１０１の上面にＳｉＯ２からなるゲート酸化膜１０２を介してポリシリコンからなるゲート電極１０３が形成された構造を有している。シリコン基板１０１の表面上のゲート電極１０３を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域１０４及び第２不純物領域１０５が形成されている。ゲート電極１０３直下のシリコン基板１０１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域１１０である。チャンネル領域１１０と第１不純物領域１０４との間、及びチャンネル領域６０と第２不純物領域１０５との間には第１不純物領域１０４及び第２不純物領域１０５に隣接して比較的不純物濃度の低いｎ型のエクステンション領域１０６、１０７が形成される。
【００５４】
エクステンション領域１０７の上部には第１電荷蓄積部１０８が設けられ、エクステンション領域１０６の上部には第２電荷蓄積部１０９が設けられている。第１及び第２電荷蓄積部１０８、１０９は、シリコン酸化膜１１１、シリコン窒化膜１１２、シリコン酸化膜１１３からなるＯＮＯ積層絶縁膜により構成される。第１及び第２電荷蓄積部１０８、１０９はそれぞれエクステンション領域１０６、１０７からゲート電極１０３の側壁に亘って延在している。これにより、電荷の蓄積及び保持を確実に行うことができる。また、第１及び第２電荷蓄積部１０８、１０９は、互いに離間して形成されているので、各電荷蓄積部に対して別個独立に電荷を蓄積保持できるようになっている。
【符号の説明】
【００５５】
１０ 半導体記憶装置
１１ メモリアレイ
１２ 電圧生成回路
１３ 第１スイッチ素子群
１４ 第１カラムデコーダ
１５ ロウデコーダ
１６ 第２スイッチ素子群
１７ 第２カラムデコーダ
１８ センスアンプ
２０ メモリセル
２１ ｐ型のシリコン基板
２２ トンネル酸化膜
２３ 電荷蓄積膜
２３ａ 第１電荷蓄積部
２３ｂ 第２電荷蓄積部
２４ 絶縁膜
２５ ゲート電極
２６ 第１不純物領域
２７ 第２不純物領域
３０ 参照セル
【技術分野】
【０００１】
本発明は、半導体記憶装置の副記憶領域への基準データの書込み方法、及び当該基準データが書込まれた半導体記憶装置に関する。
【背景技術】
【０００２】
デジタル情報を取り扱う各種の電子装置に使用されるメモリを大別すると、ハードディスクドライブ、ＤＶＤ、ＣＤのような物理的な動作を必要とする記憶装置と、物理的な動作を必要としない半導体メモリを用いた記憶装置とに分類することができる。更に、記憶保持方法により、半導体メモリを２種類に分けることができる。具体的には、電源を切ると記憶情報が失われる揮発性半導体メモリと、電源を切っても記憶情報が保存される不揮発性メモリと、に分類することができる。
【０００３】
不揮発性メモリは、１つのメモリセルに１つの電荷蓄積部を有し、当該電荷蓄積部に電荷が蓄積されていない状態又は所定量未満の電荷が蓄積されている状態（未書込み状態）を“１”、当該電荷蓄積部に所定量以上の電荷が蓄積された状態（書込み状態）を“０”とすることによって記憶情報を保存する。このようなメモリセルには、例えば、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有し、ＭＯＳＦＥＴのゲート酸化膜中に、他の部分から電気的に絶縁された多結晶シリコンからなる浮遊ゲート（ＦＧ：Floating Gate）が埋め込まれているものがある。また、他のメモリセルとして、ｎ型ＭＯＳＦＥＴ構造を有し、ＭＯＳＦＥＴのゲート絶縁膜が酸化膜によって窒化膜が挟まれた（すなわち、酸化膜、窒化膜、酸化膜を順次堆積した）構造を有するものがある。特に、かかる構造は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造又はＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon）構造と呼ばれている。そして、当該浮遊ゲート及び窒化膜が電荷蓄積部に該当する。かかるメモリセルへのデータ書込み、読出し、及び消去について、ＭＯＮＯＳ構造のメモリセルを例として以下に説明する。なお、以下のデータ書込み、読出し、及び消去において、ドレイン（ドレイン端子及びドレイン領域）及びソース（ソース端子及びソース領域）とは、記憶されたデータの読出しを行う際に決定されるドレイン及びソースを書込み及び消去においてもドレイン及びソースと定義する。すなわち、データ書込み、読出し、及び消去において、記憶されたデータの読出しを行う際に決定されるドレイン及びソースは常に一定であり、データ書込み及び消去においてドレイン及びソースを逆転して定義をしないものとする。
【０００４】
窒化膜にデータ“０”を書込む場合には、ソース端子及びゲート端子に正電圧を印加し、ドレイン端子を接地電圧とする。これにより、チャンネル中をドレイン領域からソース領域に向かって移動する電子がソース領域近傍で高い運動エネルギーを獲得してホットエレクトロンになり、当該ホットエレクトロンがゲートに印加された正電圧によってゲート端子直下まで引き上げられ、当該引き上げられた電子が窒化膜に保持される。窒化膜に所定量以上のホットエレクトロンが保持されることにより、データ“０”が書込まれる。
【０００５】
窒化膜に記憶されたデータの読出しを行う場合には、ドレイン端子及びゲート端子に正電圧を印加し、ソース端子を接地電圧とする。この時、窒化膜に電荷が蓄積されていない場合又は所定量未満の電荷が蓄積されている場合（すなわち、窒化膜がデータ“１”を記憶されている場合）には、比較的に大きな読出し電流が得られる。一方、窒化膜に所定量以上の電荷が蓄積されている場合（すなわち、窒化膜がデータ“０”を記憶されている場合）には、蓄積された電荷の影響によって読出し電流はデータ“１”が記憶された状態と比較して小さくなる。このように、窒化膜内の電荷の有無により、読出し電流の大きさに差異が生じるため、読出し電流の大小を判定することによってデータ読出しを行うことが可能になる。読出し電流の大小の判定の詳細な方法としては、不揮発性メモリの所定のメモリセルに、データ“１”が記憶されたメモリセルの窒化膜に蓄積された電荷量と、データ“０”が記憶されたメモリセルの窒化膜に蓄積された電荷量との中間の電荷量（すなわち、上述した所定量）が蓄積されるようにあらかじめデータの書込みを行う。そして、当該あらかじめ書込みがなされたメモリセル（以下、副記録領域、参照セル又はリファレンスセルとも称する）に流れる電流と、他のメモリセル（すなわち、読出し対象のメモリセル（以下、主記憶領域とも称する））に流れる電流とを比較し、他のメモリセルに流れる電流が参照セルに流れる電流よりも大なる場合は当該他のメモリセルにはデータ“０”が記憶されていると判定し、他のメモリセルに流れる電流が参照セルに流れる電流よりも小なる場合は当該他のメモリセルにはデータ“１”が記憶されていると判定する。
【０００６】
窒化膜に記憶されたデータの消去を行う場合には、ソース端子に正電圧を印加し、ゲート端子に接地電圧又は負電圧を印加し、ドレイン端子をオープン状態とする。これにより、ソース領域近傍で発生したホットホールが窒化膜に注入され、窒化膜に蓄積されている電荷が中和されることによってデータの消去がなされる。
【０００７】
特許文献１には、窒化膜が酸化膜によって挟まれることによって形成された電荷蓄積部をゲート電極のドレイン端子側及びソース端子側に設けられた構造を有するメモリセルが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−６４２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＭＯＮＯＳ構造のメモリセルにおいて、上述した方法を用いて参照セルに所定の電荷を蓄積すると、窒化膜のソース端子側に電荷が蓄積され、窒化膜のドレイン端子側には電荷が蓄積されることがないため、参照セルに対する読出し動作の際に電界ストレスによって窒化膜のドレイン端子側に電荷が蓄積されたり、他のメモリセルへの書込み動作によって参照セルの窒化膜のドレイン端子側に電荷が蓄積されることがある。このように、参照セルの窒化膜に蓄積された電荷量が変化すると、参照セルの読出し電流が初期設定から低下してしまい、読出し対象のメモリセルと参照セルとの読出し電流を比較して判定する際に、誤判定が生じてしまう。かかる誤判定は、引用文献１に記載されたメモリセルの場合にも生じる。
【００１０】
本発明は、以上の如き事情に鑑みてなされたものであり、半導体記憶装置のメモリセルの参照セルとなる副記憶領域の読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置を提供する。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と前記主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置において、前記副記憶領域に前記基準データ書き込むための半導体記憶装置へのデータの書込み方法であって、前記第１不純物領域及び前記ゲート電極に正電圧を印加し、前記第２不純物領域に前記正電圧よりも低い電圧を印加して前記第１電荷蓄積部に電荷を蓄積する第１の書込みステップと、前記第２不純物領域及び前記ゲート電極に正電圧を印加し、前記第１不純物領域に前記正電圧よりも低い電圧を印加して前記第２電荷蓄積部に電荷を蓄積する第２の書込みステップと、を有することを特徴とする。
【００１２】
また、上述した課題を解決するために、本発明の半導体記憶装置は、チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と当該主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置であって、前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部のそれぞれに電荷を蓄積したことを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶装置へのデータの書込み方法によれば、メモリセルの第１不純物領域及び第２不純物領域に印加される電圧の大小関係が互いに異なる２つのデータ書込みステップによってメモリセルにデータの書込みがなされる。これにより、前記第１電荷蓄積部及び前記第２電荷蓄積部に電荷が蓄積され、半導体記憶装置のメモリセルの読出し電流の変動を抑制して、メモリセルの読出し電流の判定時における誤判定を低減することができる半導体記憶装置へのデータの書込み方法及び半導体記憶装置が提供される。
【図面の簡単な説明】
【００１４】
【図１】本実施例に係る半導体記憶装置の概略構成図である。
【図２】本実施例に係る半導体記憶装置を構成するメモリセルの断面図である。
【図３】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法を示すフロー図である。
【図４】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法の各ステップを示す断面図である。
【図５】本実施例に係る半導体記憶装置を構成する参照セルへのデータの書込み方法の各ステップを示す断面図である。
【図６】本実施例に係る半導体記憶装置へのデータ書込み方法を用いた場合と従来の半導体記憶装置へのデータ書込み方法を用いた場合とにおける参照セルの読出し時の電流劣化量を比較するためのグラフである。
【図７】本実施例に係る半導体記憶装置を構成するメモリセルの他の例としての断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。
【実施例】
【００１６】
先ず、図１を参照しつつ本実施例に係る半導体記憶装置及について説明する。図１は、本実施例に係る半導体記憶装置の概略構成図である。
【００１７】
図１に示されているように、半導体記憶装置１０は、複数のメモリセルから構成されたメモリアレイ１１と、メモリアレイ１１に供給する電圧を生成するための電圧生成回路１２と、メモリアレイ１１と電圧生成回路１２との間に設けられた第１スイッチ素子群１３と、第１スイッチ素子群１３に駆動信号を供給する第１カラムデコーダ１４と、メモリアレイ１１に駆動信号を供給するロウデコーダ１５と、メモリアレイ１１に接続された第２スイッチ素子群１６と、第２スイッチ素子群１６に駆動信号を供給する第２カラムデコーダ１７と、第２スイッチ素子群１６に接続されたセンスアンプ１８と、から構成されている。
【００１８】
メモリアレイ１１には、Ｐ本（Ｐ：１以上の整数）のビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰと、ビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰと直交するように配置されたＱ本（Ｑ：１以上の整数）のワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱが設けられている。ここで、ビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰが列方向、ワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱが行方向に設けられていると定義する。以下、いずれかのビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰを指定しない場合には単にビット線ＢＬ、いずれかのワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱを指定しない場合には単にワード線ＷＬとも称する。
【００１９】
また、ビット線ＢＬと、ワード線ＷＬとの各交差部には、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）構造を有する。（Ｓ×Ｔ）個（Ｓ及びＴ：１以上の整数）のメモリセル２０（１−１）、・・・、２０（１−Ｓ））、２０（２−１）、・・・、２０（２−Ｓ）、・・・、２０（Ｔ−１）、・・・、２０（Ｔ−Ｓ）が配置されている。以下、いずれかのメモリセルを指定しない場合においては、単にメモリセル２０とも称する。例えば、メモリアレイ１１は、９本（Ｐ＝９）のビット線ＢＬ、８本（Ｑ＝８）のワード線ＷＬ、６４個（Ｓ×Ｔ＝８×８）のメモリセル２０から構成されている。各数量は、半導体記憶装置１０のメモリ容量、同時にデータを書込むメモリセル２０の数量によって適宜調整される。
【００２０】
各メモリセル２０のゲート端子はワード線ＷＬ１、ＷＬ２、・・・、ＷＬＱに、各メモリセル２０のソース端子及びドレイン端子はビット線ＢＬ１、ＢＬ２、・・・、ＢＬＰに接続されている。図１において、例えば、各メモリセル２０のマイナス行方向側をドレイン端子とし、プラス行方向側をソース端子とすると、メモリセル２０（１−１）のゲート端子はワード線ＷＬ１に接続され、ドレイン端子はビット線ＢＬ１に接続され、ソース端子はビット線ＢＬ２に接続されている。なお、ビット線ＢＬ間に書込み電圧が供給されることにより、各メモリセル２０のドレイン−ソース間に当該書込み電圧が供給される。
【００２１】
メモリセル２０にはデータ“０”及びデータ“１”の２種類のデータ（すなわち、２値）を書込むことが可能である。また、本実施例１においては、メモリアレイ１１を構成するメモリセル２０（Ｔ−Ｓ）にはあらかじめ所定の基準データ（参照データ）が書込まれている。参照データとは、他のメモリセル２０からデータを読出す場合に、当該読出したデータがデータ“０”又はデータ“１”であるかを判定するために用いられるデータ（すなわち、比較用のデータ）である。以下において、メモリセル２０（Ｔ−Ｓ）を参照セル（リファレンスセル）３０とも称する。すなわち、メモリセル２０（Ｔ−Ｓ）以外のメモリセル２０が主記憶領域となり、メモリセル２０（Ｔ−Ｓ）が副記憶領域となる。
【００２２】
なお、本実施例においては、メモリセル２０（Ｔ−Ｓ）のみを参照セルとしてが、複数のメモリセル２０を参照セルに設定してもよい。例えば、メモリセル２０に多値データを記憶する場合には、同一のワード線ＷＬ（すなわち、列方向）に接続されている複数のメモリセル２０を参照セルとし、各参照セルの参照データを互いに異なるものとしてもよい。また、同一のワード線ＷＬに限られず同一のビット線ＢＬに挟まれた（すなわち、行方向に接続された）複数のメモリセル２０を参照セルとしてもよい。
【００２３】
ロウデコーダ１５は、ワード線ＷＬのそれぞれを介してメモリアレイ１１に接続されている。ロウデコーダ１５は、制御回路（図示せず）から供給される制御信号に基づいてワード線ＷＬのいずれかを選択し、選択した１つのワード線にゲート信号を供給する。例えば、ワード線ＷＬ１を選択した場合には、メモリセル２０（１−１）、・・・、２０（１−Ｓ）のゲート端子にゲート信号（所定の電圧）が供給される。なお、本実施例の半導体記憶装置１０による書込み処理においては、各メモリセル２０のゲート端子には、記憶データの値にかかわらず共通のゲート信号が供給される。
【００２４】
第１スイッチ素子群１３は、ｎ型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）構造を有するＰ個のセレクタ素子１３ａ１、１３ａ２、・・・、１３ａＰから構成されている。以下、いずれかのセレクタ素子１３ａ１、１３ａ２、・・・、１３ａＰを指定しない場合には単にセレクタ素子１３ａとも称する。セレクタ素子１３ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１３ａ１のドレイン端子は、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のそれぞれのドレイン端子に接続されている。そして、セレクタ１３ａ２のドレイン端子は、ビット線ＢＬ２を介してメモリセル２０（１−２）、２０（２−２）、・・・、２０（Ｔ−２）のそれぞれのソース端子、及びメモリセル２０（１−３）、２０（２−３）、・・・、２０（Ｔ−３）のそれぞれのドレイン端子に接続されている。
【００２５】
また、セレクタ素子１３ａのそれぞれのソース端子は、接続点Ｔ１、Ｔ２、・・・、Ｔ３及び電圧供給ラインＶＬを介して電圧生成回路１２に接続されている。更に、セレクタ素子１３ａのそれぞれのゲート端子は、ゲート信号供給ラインＧＬ１１、ＧＬ１２、・・・、ＧＬ１Ｐによって第１カラムデコーダ１４に接続されている。以下、いずれかのゲート信号供給ラインＧＬ１１、ＧＬ１２、・・・、ＧＬ１Ｐを指定しない場合には単にゲート信号供給ラインＧＬ１とも称する。
【００２６】
第１カラムデコーダ１３は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ１のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。選択された１つのゲート信号供給ラインＧＬ１にゲート信号が供給されることにより、電圧生成回路１２から供給される所定の電圧が、選択された１つのゲート信号供給ラインＧＬ１に接続されたセレクタ素子１３ａに接続されたビット線ＢＬに印加される。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子に所定の電圧が供給（印加）される。具体的には、ゲート信号供給ラインＧＬ１１が選択されると、セレクタ素子１３ａ１がオン状態に移行し、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のドレイン端子に所定の電圧が印加される。
【００２７】
第２スイッチ素子群１６は、ｎ型のＭＯＳＦＥＴ構造を有するＰ個のセレクタ素子１６ａ１、１６ａ２、・・・、１６ａＰから構成されている。以下、いずれかのセレクタ素子１６ａ１、１６ａ２、・・・、１６ａＰを指定しない場合には単にセレクタ素子１６ａとも称する。セレクタ素子１６ａのそれぞれは、ビット線ＢＬを介してメモリセル２０のドレイン端子又はソース端子に接続されている。具体的には、セレクタ素子１６ａ１のソース端子は、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のそれぞれのドレイン端子に接続されている。そして、セレクタ１６ａ２のソース端子は、ビット線ＢＬ２を介してメモリセル２０（１−２）、２０（２−２）、・・・、２０（Ｔ−２）のそれぞれのソース端子、及びメモリセル２０（１−３）、２０（２−３）、・・・、２０（Ｔ−３）のそれぞれのドレイン端子に接続されている。
【００２８】
また、セレクタ素子１６ａのそれぞれのドレイン端子は、センスアンプ１８に接続されている。更に、セレクタ素子１６ａのそれぞれのゲート端子は、ゲート信号供給ラインＧＬ２１、ＧＬ２２、・・・、ＧＬ２Ｐによって第２カラムデコーダ１７に接続されている。以下、いずれかのゲート信号供給ラインＧＬ２１、ＧＬ２２、・・・、ＧＬ２Ｐを指定しない場合には単にゲート信号供給ラインＧＬ２とも称する。
【００２９】
第２カラムデコーダ１７は、制御回路（図示せず）から供給される制御信号に基づいてゲート信号供給ラインＧＬ２のいずれかを選択し、選択した１つのゲート信号供給ラインにゲート信号を供給する。ここでセンスアンプ１８は、接地電位（グランド電位）に接続されているため、選択された１つのゲート信号供給ラインＧＬ２にゲート信号が供給されることにより、選択された１つのゲート信号供給ラインＧＬ１に接続されたセレクタ素子１３ａに接続されたビット線ＢＬの電位は接地電位になる。そして、当該ビット線ＢＬに接続されたメモリセル２０のドレイン端子又はソース端子の電位が接地電位になる。具体的には、ゲート信号供給ラインＧＬ２１が選択されると、セレクタ素子１６ａ１がオン状態に移行し、ビット線ＢＬ１を介してメモリセル２０（１−１）、２０（２−１）、・・・、２０（Ｔ−１）のドレイン端子の電位が接地電位になる。
【００３０】
センスアンプ１８は、セレクタ素子１６ａのドレイン端子に接続されている。読出しの際に、第１カラムデコーダ１４、ロウデコーダ１５、第２カラムデコーダ１７によって選択されたメモリセル２０の状態に応じて生じた読出し電流がセンスアンプ１８に供給され、且つ、第１カラムデコーダ１４、ロウデコーダ１５、第２カラムデコーダ１７によって選択された参照セル３０からセンスアンプ１８に参照用の読出し電流が供給されると、センスアンプは、当該２つの読出し電流の大小を比較して、メモリセル２０に書込まれたデータを判別する。具体的には、センスアンプ１８は、参照セルから供給される電流が読出し対象のメモリセル２０の電流よりも大きい場合は当該メモリセル２０に記憶されたデータを“１”と判定し、参照セルから供給される電流が読出し対象のメモリセル２０の電流よりも小さい場合は当該メモリセル２０に記憶されたデータを“０”と判定する。
【００３１】
次に、図２を参照しつつ半導体記憶装置１０を構成するメモリセル２０の構造、及びメモリセル２０へのデータの書込み、読出し、消去の原理について説明する。図２は、本実施例に係る半導体記憶装置１０を構成するメモリセル２０の断面図である。
【００３２】
図２に示されているように、メモリセル２０は、ｐ型のシリコン基板２１の上面に、ＳｉＯ２からなるトンネル酸化膜２２、ＳｉＮからなる電荷蓄積膜２３、ＳｉＯ２からなる絶縁膜２４、リシリコンからなるゲート電極２５を積層した構造を有している。シリコン基板２１の表面上のトンネル酸化膜２２を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域２６及び第２不純物領域２７が形成されている。トンネル酸化膜２２直下のシリコン基板２１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域２８である。第１不純物領域２６、第２不純物領域２７及びチャンネル領域２８を囲むように素子分離酸化層２９がシリコン基板２１の内部に設けられている。なお、参照セル３０も上述したメモリセル２０の構造と同一である。
【００３３】
また、トンネル酸化膜２２、電荷蓄積膜２３、及び絶縁膜２４から電荷蓄積構造４０が構成さている。更に、電荷蓄積膜２３の一端であって第２不純物領域２７上に位置する部分を第１電荷蓄積部２３ａ、電荷蓄積膜２３の一端であって第１不純物領域２６上に位置する部分を第２電荷蓄積部２３ｂと称する。
【００３４】
次に、かかる構造のメモリセル２０へのデータの書込み、読出し、消去の動作について説明する。ここで、以下のデータ書込み、読出し、及び消去において、ドレイン（ドレイン端子及びドレイン領域）及びソース（ソース端子及びソース領域）とは、記憶されたデータの読出しを行う際に決定されるドレイン及びソースを書込み及び消去においてもドレイン及びソースと定義する。すなわち、データ書込み、読出し、及び消去において、記憶されたデータの読出しを行う際に決定されるドレイン及びソースは常に一定であり、データ書込み及び消去においてドレイン及びソースを逆転して定義をしないものとする。なお、本実施例においては、第１不純物領域２６をドレイン領域と、第２不純物領域をソース領域とする。
【００３５】
先ず、メモリセル２０にデータを書込む場合には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３に引き上げられる（すなわち、当該ホットエレクトロンが電荷蓄積膜２３に蓄積される）。ここで、電荷蓄積膜２３に引き上げられたホットエレクトロンは、電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に蓄積され、第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）には蓄積されることがない。すなわち、ホットエレクトロンは、電荷蓄積膜２３のソース領域側部分に蓄積され、ドレイン領域側部分には蓄積されることがない。なお、第１電荷蓄積部２３ａに蓄積された電荷量が所定量以上の状態がメモリセル２０にデータ“０”が書込まれた状態になり、第１電荷蓄積部２３ａに蓄積された電荷量が所定値未満の状態が、メモリセル２０にデータ“０”がメモリセル２０にデータ“１”が書込まれた状態になる。なお、参照セル３０におけるデータの書込みは上述した方法とは異なるため後述する。
【００３６】
次に、メモリセル２０に記憶されたデータを読出す場合には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、ドレイン領域である第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。読出し電流の大きさは第１電荷蓄積部２３ａに蓄積されている電荷量に応じて変化する。すなわち、第１電荷蓄積部２３ａに蓄積されている電荷量が多いほど読出し電流は低くなる。また、参照セル３０についても同様の読出し方法により、参照セル３０に蓄積された電荷量に応じた読出し電流を読出す。そして、センスアンプ１８は、読出し対象のメモリセル２０から供給される読出し電流と、参照セル３０から供給される読出し電流とを比較することにより、読出し対象のメモリセル２０にデータ“０”又はデータ“１”のいずれかが記憶されているかを判定する。
【００３７】
次に、メモリセル２０に記憶されたデータを消去する場合には、ソース領域である第２不純物領域２７に正電圧（例えば、＋５Ｖ）を印加し、ゲート電極２５に０Ｖ又は負電圧（例えば、−５Ｖ）を印加し、ドレイン領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする。これにより、第２不純物領域２７の周辺で発生したホットホールが電荷蓄積膜２３に注入される。その結果、第１電荷蓄積部２３ａに保持された電荷（電子）が中和され、データの消去を行うことができる。
【００３８】
なお、電荷蓄積膜２３の第１不純物領域２６側に電荷を蓄積する場合には、第１不純物領域２６に印加すべき電圧と第２不純物領域２７側に印加すべき電圧を入れ替えことによってこれを行うことができる。
【００３９】
次に、図３及び図４を参照しつつ、本実施例に係る半導体記憶装置を構成するメモリアレイ内の参照セルへのデータ書込み方法を説明する。図３は、メモリアレイ中の参照セルへのデータ書込みを示すフロー図である。また、図４は、メモリアレイ中の参照セルへのデータ書込み時における参照セルの断面図である。
【００４０】
先ず、参照セル３０にデータ書込みがなされていない状態として、Ｎ＝０とする（ステップＳ１）。
【００４１】
次に、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの第１書込みを行う（ステップＳ２、第１の書込みステップ）。具体的には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第２不純物領域２７にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第１不純物領域２６及びシリコン基板２１を接地電位（０Ｖ）にする（図４（ａ））。これにより、チャネル領域２８中を第１不純物領域２６から第２不純物領域２７に向かって移動する電子は、第２不純物領域２７の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に引き上げられる（図４（ｂ））。なお、図４（ｂ）は模式的な図のため、２つの電子が第１電荷蓄積部２３ａに蓄積されているように示されているが、実際にはより多くの電子が第１電荷蓄積部２３ａに蓄積されている。
【００４２】
次に、Ｎの値を判別し（ステップＳ３）、Ｎ＞０でない場合には、ステップＳ４に進み、Ｎ＞０の場合にはステップＳ５に進む。ステップＳ４においては、現在のＮの値に１を加え、Ｎ＝１とする。ステップＳ４が行われた後に、ステップＳ６に進む。ここで、ステップＳ４に進む場合とは、上述した第１書込み及び後述する第２書込みをそれぞれ１回も行なっていない場合のことである。
【００４３】
次に、ステップＳ３において、Ｎ＞０（すなわち、Ｎ＝１）の場合には、参照セル３０に書込まれた参照データを読出し、読出し時に流れる読出し電流が所定値（書込み設定値）以上であるか否かを判定する（ステップＳ５）。具体的には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、ドレイン領域である第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図４（ｃ））。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。ここで書込み設定値とは、メモリセル２０に電荷が一切蓄積されていない状態（すなわち、データ“１”が記憶された状態）で流れる読出し電流の値と、メモリセル２０に多量の電荷が蓄積された状態（すなわち、データ“０”が記憶された状態）で流れる読出し電流の値との中間の電流値である。なお、当該書込み設定値は適宜調整することができ、かかる調整によってデータ“０”が書込まれた状態とデータ“１”が書込まれた状態とを区別するための境界を変更することができる。
【００４４】
次に、ステップＳ４の後又は参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値未満である場合には、参照セル３０の電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）に電荷が蓄積されるように、参照データの第２書込みを行う（ステップＳ６、第２の書込みステップ）。具体的には、ゲート電極２５に正電圧（例えば、＋５Ｖ）を印加し、ドレイン領域である第１不純物領域２６にも正電圧（例えば、＋５Ｖ）を印加し、ソース領域である第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図５（ａ））。これにより、チャネル領域２８中を第２不純物領域２７から第１不純物領域２６に向かって移動する電子は、第１不純物領域２６の近傍で高い運動エネルギーを獲得し、ホットエレクトロンになる。そして、ゲート電極２５に高い電圧が印加されていることにより、当該ホットエレクトロンの一部がトンネル酸化膜２２を飛び越えて電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）に引き上げられる（図５（ｂ））。一方、ステップＳ５において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値以上である場合には、参照セル３０への参照データの書込み処理が終了する。
【００４５】
ステップＳ６の完了後、参照セル３０に書込まれた参照データを再び読出し、読出し時に流れる読出し電流が所定値（書込み設定値）以上であるか否かを判定する（ステップＳ７（判定ステップ））。具体的には、ゲート電極２５に正電圧（例えば、＋３Ｖ）を印加し、第１不純物領域２６に読出し電圧である正電圧（例えば、＋１．５Ｖ）を印加し、第２不純物領域２７及びシリコン基板２１を接地電位（０Ｖ）にする（図５（ｃ））。これにより、第１不純物領域２６から第２不純物領域２７に向けて読出し電流が流れる。ステップＳ７において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値未満である場合には、ステップＳ１に戻り、参照セル３０の電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）に電荷が蓄積されるように、参照データの書込みを再度行う（すなわち、第１及び第２書込みを繰り返して実行する繰り返しステップを行う）。なお、参照データの書込みを再度行う場合には、Ｎ＝１になっているため、ステップＳ３からステップＳ５を経由するフローとなる。すなわち、参照データの書込みを再度行う場合には、第１書込み後に読出し電流値が書込み設定値以上であるか否かの判定がなされる。一方、ステップＳ４において、参照セル３０に書込まれた参照データを読出した時に流れる読出し電流が書込み設定値以上である場合には、参照セル３０への参照データの書込み処理が終了する。
【００４６】
以上のように、本実施例による参照セル３０への参照データの書込み方法によれば、電荷蓄積膜２３の第１不純物領域２６側部分（すなわち、第２電荷蓄積部２３ｂ）と、電荷蓄積膜２３の第２不純物領域２７側部分（すなわち、第１電荷蓄積部２３ａ）とに交互に電荷が蓄積されるように参照データの書込みを行っているため、電荷蓄積膜２３においては第１電荷蓄積部２３ａ及び第２電荷蓄積部２３ｂに電荷が蓄積される。このように、電荷蓄積膜２３の一端及び他端（すなわち、両端）に電荷が蓄積されていると、参照セル３０の読出し時の電界ストレスによるホットエレクトロンのゲート電極方向への侵入が当該電荷蓄積膜２３に蓄積された電荷により抑制される。また、他のメモリセル３０への書込み動作等による参照セル３０の電荷蓄積膜２３への電荷の侵入も抑制される。従って、参照データの書込み動作以外の動作によって参照セル３０の電荷蓄積膜２３に電荷が注入されることがなくなり、参照セル３０の読出し電流が変化することが抑制される。
【００４７】
上述した書込みフローにおいては、書込むべき参照データ（すなわち、蓄積すべき電荷量）を複数回に分けて書込めるように、１回の書込みにおける書込み量（すなわち、蓄積する電荷量）を少量にすることが好ましい。これにより、第１電荷蓄積部２３ａ及び第２電荷蓄積部２３ｂに蓄積される電荷量の均一化を図ることが可能になり、参照セル３０の読出し電流の変化の抑制を図りやすくなる。更に、参照セル３０の読出し時の電界ストレスによるホットエレクトロンのゲート電極方向への侵入を効率よく抑制するために、本実施例においては、参照セル３０の電荷蓄積膜２３の第２電荷蓄積部２３ｂに蓄積される電荷量を、参照セル３０の電荷蓄積膜２３の第１電荷蓄積部２３ａに蓄積される電荷量よりも多くしてもよい。これは、本実施例の参照セル３０の読出し時において、電荷蓄積膜２３の第２電荷蓄積部２３ｂに電荷が侵入しやすいためである。
【００４８】
また、上述したデータの書込み方法を用いることにより、半導体記憶装置１０は、電荷蓄積膜２３の両端に電荷が蓄積された参照セル３０を有することができる。また、参照セル３０への参照データの書込みを複数回に分けることにより、半導体記憶装置１０は、両端における電荷の蓄積量が等しい参照セル３０を有することができる。
【００４９】
なお、上述したフローにおいて、第１及び第２の書込みステップにおけるデータの書込み量があらかじめ決まっているような場合には、ステップＳ５、Ｓ７の判定ステップを設けなくてもよい。また、第１及び第２の書込みステップによって参照データの書込みがなされた後に、電荷蓄積膜２３の両端に蓄積された電荷量を測定して、上述した判定を行ってもよい（すなわち、ステップＳ５を設けないフローとしてもよい）。
【００５０】
次に、図６を参照しつつ、本実施例に係る参照セル３０への参照データの書込み方法を用いた場合と、従来の参照セル３０への参照データ書込み方法を用いた場合とにおいて、それぞれの場合に参照セルの読出し時における読出し電流の劣化量を比較して、本実施例に係る参照セル３０への参照データの書込み方法の効果を説明する。図６の横軸は参照データの読出し時間（秒）であり、縦軸は読出し電流の劣化量（μＡ）ある。なお、横軸は対数表示である。
【００５１】
図６に示されているように、参照セル３０の参照データの読出し時間が１００秒においては、実施例に係るデータ書込み方法を用いれば参照セルの読出し電流の劣化量を従来の約１割程度に低減することができることが判った。また、１０００秒間の参照データの読出しを行ったとしても、読出し電流の劣化量は約０．５μＡあると推定され、従来の約２割程度に低減できると見込まれる。
【００５２】
なお、上述した実施例においては、メモリセル２０の構造がＭＯＮＯＳ構造であったが、これに限定されることはなく、例えばサイドウォール部のそれぞれに電荷蓄積部が設けられた構造であっても、本発明のデータ書込み方法を適用することができる。図７を参照しつつ、サイドウォール構造を有するメモリセル１００の構造について説明する。
【００５３】
図７に示されているように、メモリセル１００は、ｐ型のシリコン基板１０１の上面にＳｉＯ２からなるゲート酸化膜１０２を介してポリシリコンからなるゲート電極１０３が形成された構造を有している。シリコン基板１０１の表面上のゲート電極１０３を挟む位置に、ｎ型不純物を高濃度に含有する第１不純物領域１０４及び第２不純物領域１０５が形成されている。ゲート電極１０３直下のシリコン基板１０１の表面領域は、ｎ型のＭＯＳＦＥＴの動作時において電流路が形成されるチャンネル領域１１０である。チャンネル領域１１０と第１不純物領域１０４との間、及びチャンネル領域６０と第２不純物領域１０５との間には第１不純物領域１０４及び第２不純物領域１０５に隣接して比較的不純物濃度の低いｎ型のエクステンション領域１０６、１０７が形成される。
【００５４】
エクステンション領域１０７の上部には第１電荷蓄積部１０８が設けられ、エクステンション領域１０６の上部には第２電荷蓄積部１０９が設けられている。第１及び第２電荷蓄積部１０８、１０９は、シリコン酸化膜１１１、シリコン窒化膜１１２、シリコン酸化膜１１３からなるＯＮＯ積層絶縁膜により構成される。第１及び第２電荷蓄積部１０８、１０９はそれぞれエクステンション領域１０６、１０７からゲート電極１０３の側壁に亘って延在している。これにより、電荷の蓄積及び保持を確実に行うことができる。また、第１及び第２電荷蓄積部１０８、１０９は、互いに離間して形成されているので、各電荷蓄積部に対して別個独立に電荷を蓄積保持できるようになっている。
【符号の説明】
【００５５】
１０ 半導体記憶装置
１１ メモリアレイ
１２ 電圧生成回路
１３ 第１スイッチ素子群
１４ 第１カラムデコーダ
１５ ロウデコーダ
１６ 第２スイッチ素子群
１７ 第２カラムデコーダ
１８ センスアンプ
２０ メモリセル
２１ ｐ型のシリコン基板
２２ トンネル酸化膜
２３ 電荷蓄積膜
２３ａ 第１電荷蓄積部
２３ｂ 第２電荷蓄積部
２４ 絶縁膜
２５ ゲート電極
２６ 第１不純物領域
２７ 第２不純物領域
３０ 参照セル
【特許請求の範囲】
【請求項１】
チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と前記主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置において、前記副記憶領域に前記基準データ書き込むための半導体記憶装置へのデータの書込み方法であって、
前記第１不純物領域及び前記ゲート電極に正電圧を印加し、前記第２不純物領域に前記正電圧よりも低い電圧を印加して前記第１電荷蓄積部に電荷を蓄積する第１の書込みステップと、
前記第２不純物領域及び前記ゲート電極に正電圧を印加し、前記第１不純物領域に前記正電圧よりも低い電圧を印加して前記第２電荷蓄積部に電荷を蓄積する第２の書込みステップと、を有することを特徴とする書込み方法。
【請求項２】
前記第１及び第２の書込みステップ後に前記第１電荷蓄積部に蓄積された電荷量を測定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が所定値以上であるか否かを判定する判定ステップと、
前記判定ステップにおいて前記第１電荷蓄積部に蓄積された電荷量の測定値が前記所定値未満であると判定した場合に、前記第１及び第２の書込みステップを繰り返して実行する繰り返しステップと、を有することを特徴とする請求項１に記載の書込み方法。
【請求項３】
前記繰り返しステップにおいて、前記第１の書込みステップ後に前記第１電荷蓄積部に蓄積された電荷量を測定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が所定値以上であるか否かを判定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が前記所定値以上であると判定した場合に、前記繰り返しステップを停止することを特徴とする請求項２に記載の書込み方法。
【請求項４】
前記第１の書込みステップによって蓄積される電荷量と、前記第２の書込みステップによって蓄積される電荷量とを等しくすることを特徴とする請求項１乃至３のいずれか１に記載の書込み方法。
【請求項５】
前記第１の書込みステップによって蓄積される電荷量を、前記第２の書込みステップによって蓄積される電荷量よりも小とすることを特徴とする請求項１乃至３のいずれか１に記載の書込み方法。
【請求項６】
チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と当該主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置であって、
前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部のそれぞれに電荷を蓄積したことを特徴とする半導体記憶装置。
【請求項７】
前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部に蓄積された電荷量が互いに等しいことを特徴とする請求項６に記載の半導体記憶装置。
【請求項１】
チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と前記主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置において、前記副記憶領域に前記基準データ書き込むための半導体記憶装置へのデータの書込み方法であって、
前記第１不純物領域及び前記ゲート電極に正電圧を印加し、前記第２不純物領域に前記正電圧よりも低い電圧を印加して前記第１電荷蓄積部に電荷を蓄積する第１の書込みステップと、
前記第２不純物領域及び前記ゲート電極に正電圧を印加し、前記第１不純物領域に前記正電圧よりも低い電圧を印加して前記第２電荷蓄積部に電荷を蓄積する第２の書込みステップと、を有することを特徴とする書込み方法。
【請求項２】
前記第１及び第２の書込みステップ後に前記第１電荷蓄積部に蓄積された電荷量を測定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が所定値以上であるか否かを判定する判定ステップと、
前記判定ステップにおいて前記第１電荷蓄積部に蓄積された電荷量の測定値が前記所定値未満であると判定した場合に、前記第１及び第２の書込みステップを繰り返して実行する繰り返しステップと、を有することを特徴とする請求項１に記載の書込み方法。
【請求項３】
前記繰り返しステップにおいて、前記第１の書込みステップ後に前記第１電荷蓄積部に蓄積された電荷量を測定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が所定値以上であるか否かを判定し、前記第１電荷蓄積部に蓄積された電荷量の測定値が前記所定値以上であると判定した場合に、前記繰り返しステップを停止することを特徴とする請求項２に記載の書込み方法。
【請求項４】
前記第１の書込みステップによって蓄積される電荷量と、前記第２の書込みステップによって蓄積される電荷量とを等しくすることを特徴とする請求項１乃至３のいずれか１に記載の書込み方法。
【請求項５】
前記第１の書込みステップによって蓄積される電荷量を、前記第２の書込みステップによって蓄積される電荷量よりも小とすることを特徴とする請求項１乃至３のいずれか１に記載の書込み方法。
【請求項６】
チャネル領域を挟んで第１不純物領域及び第２不純物領域を設ける半導体基板上にゲート電極を有すると共に前記第１不純物領域と前記ゲート電極との間に第１電荷蓄積部、及び前記第２不純物領域と前記ゲート電極との間に第２電荷蓄積部を有する複数のメモリセル内に主記憶領域と当該主記憶領域の主データを判定するための基準データを記憶する副記憶領域を備える半導体記憶装置であって、
前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部のそれぞれに電荷を蓄積したことを特徴とする半導体記憶装置。
【請求項７】
前記副記憶領域の前記第１電荷蓄積部及び前記第２電荷蓄積部に蓄積された電荷量が互いに等しいことを特徴とする請求項６に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−１４２０４２（Ｐ２０１２−１４２０４２Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９２４５１（Ｐ２０１０−２９２４５１）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（３０８０３３７１１）ラピスセミコンダクタ株式会社 (898)
【Ｆターム（参考）】
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