【課題】制御性の高い不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１のメモリセルアレイ層と、第１のメモリセルアレイ層の上に形成された第１の絶縁層と、第１の絶縁層の上に形成された第２のメモリセルアレイ層と、第１の絶縁層を介して上下に位置する第１及び第２の浮遊ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第１の方向と直交する第２の方向に延びる制御ゲートと、第１の絶縁層を介して上下に位置する第１及び第２の選択ゲートの第１の方向の両側面にゲート間絶縁層を介して形成され、第２の方向に延び、第１及び第２の半導体層並びに第１及び第２のゲート絶縁層と共に補助トランジスタを形成する補助ゲートとを備える。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】チップサイズを増大することなく、キャパシタの容量を増やすことができる半導体集積回路を提供する。
【解決手段】半導体基板１０上にメインブロック１１と周辺ブロック１２とが混載された半導体集積回路において、半導体基板１０上のメインブロック１１に形成され、第１のトレンチキャパシタを有するメイン回路と、半導体基板１０上の周辺ブロック１２に形成され、第２のトレンチキャパシタを有するアナログ回路とを備える。 （もっと読む）

【課題】製造プロセスが容易であり、かつ、電流駆動能力の高い半導体基板およびその製造方法を提供することである。
【解決手段】本実施形態による半導体装置は、半導体基板を備える。第１導電型のＦｉｎ型半導体層は、半導体基板上に形成されている。第１導電型のソース層および第１導電型のドレイン層は、Ｆｉｎ型半導体層の長手方向の両端に設けられている。ゲート絶縁膜は、Ｆｉｎ型半導体層の両側面に設けられている。ゲート電極は、Ｆｉｎ型半導体層の両側面にゲート絶縁膜を介して設けられている。第２導電型のパンチスルーストッパ層は、ゲート電極およびＦｉｎ型半導体層の下に設けられている。パンチスルーストッパ層の不純物濃度は、ソース層およびドレイン層の下にある半導体基板の不純物濃度よりも高い。 （もっと読む）

【課題】半導体装置の特性の向上を図る。
【解決手段】本発明の半導体装置は、（ａ）素子分離領域ＳＴＩにより囲まれた半導体領域３よりなる活性領域Ａｃに配置されたＭＩＳＦＥＴと、（ｂ）活性領域Ａｃの下部に配置された絶縁層ＢＯＸとを有する。さらに、（ｃ）活性領域Ａｃの下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗと、（ｄ）ｐ型の半導体領域１Ｗの下部に配置されたｐ型と逆導電型であるｎ型の第２半導体領域２Ｗと、を有する。そして、ｐ型の半導体領域１Ｗは、絶縁層ＢＯＸの下部から延在する接続領域ＣＡを有し、ｐ型の半導体領域１Ｗと、ＭＩＳＦＥＴのゲート電極Ｇとは、ゲート電極Ｇの上部から接続領域ＣＡの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１により接続されている。 （もっと読む）

【課題】微細化されたトランジスタのオン特性を向上させる。微細化されたトランジスタを歩留まりよく作製する。
【解決手段】一対の低抵抗領域及び該低抵抗領域に挟まれるチャネル形成領域を含む酸化物半導体層と、ゲート絶縁層を介してチャネル形成領域と重畳する第１のゲート電極層と、第１のゲート電極層のチャネル長方向の側面及びゲート絶縁層の上面と接し、一対の低抵抗領域と重畳する一対の第２のゲート電極層と、第２のゲート電極層上の、側端部を第２のゲート電極層の側端部と重畳する一対の側壁絶縁層と、を有する半導体装置を提供する。 （もっと読む）

【課題】酸化物半導体膜のソース領域およびドレイン領域の導電率を高めることで、高いオン特性を有する酸化物半導体膜を用いたトランジスタを提供する。
【解決手段】第１の領域および第２の領域を有し、少なくともインジウム（Ｉｎ）を含む酸化物半導体膜と、少なくとも酸化物半導体膜の第１の領域と重畳して設けられたゲート電極と、酸化物半導体膜およびゲート電極の間に設けられたゲート絶縁膜と、少なくとも一部が酸化物半導体膜の第２の領域と接して設けられた電極と、を有し、酸化物半導体膜は、酸化物半導体膜と電極との界面近傍のＩｎの濃度が高く、界面から１５ｎｍの範囲で遠ざかるに従いＩｎの濃度が低くなる。なお、酸化物半導体膜の第１の領域はトランジスタのチャネル領域として機能し、第２の領域はトランジスタのソース領域、ドレイン領域として機能する。 （もっと読む）

【目的】配線間のコンタクト配置において配線間距離をより小さく形成する。
【構成】実施形態の半導体装置は、第１と第２の配線と、第１の絶縁膜と、第２の絶縁膜と、第１のコンタクトと、第２のコンタクトと、を備えている。第１と第２の配線は、基板上に互いに並行するように形成される。第１の絶縁膜は、第１と第２の配線を覆うように形成される。第２の絶縁膜は、第１と第２の制御ゲート線間の所定位置で第１と第２の配線と並行して延びるように形成され、第１の絶縁膜と材料が異なる。第１のコンタクトは、第１と第２の配線間で、前記第２の絶縁膜に対して前記第１の配線側に位置する前記第１の絶縁膜を通して形成される。第２のコンタクトは、前記第１と第２の配線間で、前記第１と第２の配線が延びる方向に沿って前記第１のコンタクトと互いに位置をずらしつつ、前記第２の絶縁膜に対して前記第２の配線側に位置する前記第１の絶縁膜を通して形成される。 （もっと読む）

【課題】ＳＲＡＭメモリセルを有する半導体装置において、その特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１が配置される活性領域ＡｃＰ１の下部において、絶縁層ＢＯＸを介して配置されたｐ型の半導体領域１Ｗの底部および側部が、ｎ型の半導体領域２Ｗと接するように配置し、ｐ型の半導体領域１Ｗをｎ型の半導体領域２Ｗでｐｎ分離し、アクセストランジスタＡｃｃ１のゲート電極Ｇ２とｐ型の半導体領域１Ｗを接続する。そして、この接続は、アクセストランジスタＡｃｃ１のゲート電極Ｇ２の上部からｐ型の半導体領域１Ｗの上部まで延在する一体の導電性膜であるシェアードプラグＳＰ１ｗによりなされる。これにより、アクセストランジスタＡｃｃ１がオン状態の場合において、バックゲートであるｐ型の半導体領域１Ｗの電位が同時に高くなり、トランジスタのオン電流を大きくできる。 （もっと読む）

【課題】メモリセルへのデータの書き込みと読出しの信頼性を高くした不揮発性メモリを提供する。
【解決手段】２つのメモリセルを隣接させた基本ユニットを単位にするメモリセルアレイを有し、前記基本ユニットの２つのメモリセルのメモリセル選択用トランジスタのソース端子を共通のソース線に接続し、前記２つのメモリセルを２つのビット線に接続した抵抗変化型メモリであって、前記ソース線の配線パターンと前記ビット線の配線パターンを平行に走行させ、前記ソース線の配線パターンと前記ビット線の配線パターンの一部の領域を上下で重ねあわせて対向させる。 （もっと読む）

【課題】有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導
体装置を歩留まり高く作製する。また、信頼性の高いフレキシブルな記憶装置及び半導体
装置を歩留まり高く作製する。
【解決手段】剥離層を有する基板上に素子層及び素子層を封止する絶縁層を有する積層体
を形成し、剥離層から積層体を剥離してフレキシブルな記憶装置及び半導体装置を作製す
る方法であって、素子層において第１の電極層及び第２の電極層からなる一対の電極間に
有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金
層で形成する。また、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物
を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成さ
れるフレキシブルな記憶装置及び半導体装置である。 （もっと読む）

【課題】容量素子が占有する回路面積の増大を抑制する。
【解決手段】不揮発性半導体記憶装置は、メモリセル領域、第１電極、及び第２電極を有する。メモリセル領域は、基板上に形成され、複数のメモリセルが積層される。第１電極は、基板上に複数の導電層が積層されて、容量素子の一方の電極として機能する。第２電極は、基板上に複数の導電層が積層されて、第１電極と基板に水平な方向において分離され、容量素子の他方の電極として機能する。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを提供する。
【解決手段】酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜の一部を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減できる。 （もっと読む）

【課題】良好な特性を維持しつつ微細化を達成した半導体装置を提供する。また、微細化された半導体装置を歩留まりよく提供する。
【解決手段】絶縁表面を有する基板上に設けられた酸化物半導体膜と、酸化物半導体膜の側面に接して設けられ、かつ酸化物半導体膜よりも膜厚が大きいソース電極層及びドレイン電極層と、酸化物半導体膜、ソース電極層、及びドレイン電極層上に設けられたゲート絶縁膜と、酸化物半導体膜の上面と、ソース電極層及びドレイン電極層の上面との間に生じた段差により生じた凹部に設けられたゲート電極層と、を有する構造である。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供する。該トランジスタを含む半導体装置においても、高性能化、高信頼性化、及び高生産化を達成する。
【解決手段】酸化物半導体層と電気的に接続するソース電極層及びドレイン電極層を、酸化物半導体層上のゲート絶縁層及び絶縁層の開口を埋め込むように設ける。ソース電極層を設けるための開口とドレイン電極層を設けるための開口は、それぞれ別のマスクを用いた別のエッチング処理によって形成される。これにより、ソース電極層（またはドレイン電極層）と酸化物半導体層が接する領域と、ゲート電極層との距離を十分に縮小することができる。また、ソース電極層またはドレイン電極層は、開口を埋め込むように絶縁層上に導電膜を形成し、絶縁層上の導電膜を化学的機械研磨処理によって除去することで形成される。 （もっと読む）

【課題】コンタクトプラグに接続される配線間隔の縮小を可能にする半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板に第１の領域と第２の領域とを定義し、第１の領域に第１のサイズを持つ第１の素子を形成し、第２の領域に、第１のサイズとは異なる第２のサイズを持つ第２の素子を形成し、第１の素子及び第２の素子を覆うように半導体基板上に第１の層間絶縁膜を形成し、第１の領域上の第１の層間絶縁膜を貫通し第１の素子の一部を露出させる第１のコンタクトホールを形成し、第２の領域上の第１の層間絶縁膜を貫通し第２の素子の一部を露出させる第２のコンタクトホールを形成し、第１のコンタクトホール及び第２のコンタクトホールをそれぞれ埋める第１のコンタクトプラグ及び第２のコンタクトプラグを同時に形成する。 （もっと読む）

【課題】酸化物半導体膜の水素濃度および酸素欠損を低減する。また、酸化物半導体膜を用いたトランジスタを有する半導体装置の信頼性を向上させる。
【解決手段】下地絶縁膜と下地絶縁膜上に設けられた酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜を介して酸化物半導体膜に重畳して設けられたゲート電極と、を有し、下地絶縁膜は、電子スピン共鳴にてｇ値が２．０１で信号を表し、酸化物半導体膜は、電子スピン共鳴にてｇ値が１．９３で信号を表さない半導体装置である。 （もっと読む）

【課題】微細な構造のトランジスタを歩留まりよく提供する。また、該トランジスタのオン特性を向上させ、高速応答、高速駆動が可能な半導体装置を提供する。
【解決手段】酸化物半導体層、ゲート絶縁層、ゲート電極層、絶縁層、導電膜、層間絶縁層が順に積層され、該導電膜を切削することにより、該ゲート電極層及び該絶縁層上の導電膜を除去して、自己整合的に形成されるソース電極層及びドレイン電極層を有し、ソース電極層及びドレイン電極層と接する領域と重畳して酸化物半導体層と接する電極層を設ける。 （もっと読む）

【課題】微細な構造であっても高い電気特性を有するトランジスタを提供する。
【解決手段】ソース電極層及びドレイン電極層上を覆うように酸化物半導体層を成膜した後、ソース電極層及びドレイン電極層と重畳する領域の酸化物半導体層を研磨により除去する。ソース電極層及びドレイン電極層と重畳する領域の酸化物半導体層を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、ゲート電極層のチャネル長方向の側面に導電性を有する側壁層を設けることで、当該導電性を有する側壁層がゲート絶縁層を介してソース電極層又はドレイン電極層と重畳し、実質的にＬｏｖ領域を有するトランジスタとする。 （もっと読む）

【課題】互いに異なる特性を備える複数の電界効果トランジスタを同一基板上に有する半導体装置の製造歩留まりを向上させる。
【解決手段】異方性のドライエッチングと等方性のウェットエッチングまたは等方性のドライエッチングとを組み合わせることにより、互いにサイドウォール長の異なる３種類のサイドウォールＳＷＬ，ＳＷＭ，ＳＷＨを形成する。異方性のドライエッチングの回数を減らすことにより、配置密度の高い第３ｎＭＩＳ領域および第３ｐＭＩＳ領域において、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｎとの間、隣り合うゲート電極ＧＬｎとゲート電極ＧＬｐとの間、および隣り合うゲート電極ＧＬｐとゲート電極ＧＬｐとの間の半導体基板１の削れを防止することができる。 （もっと読む）