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半導体装置、及び半導体装置の作製方法
説明

半導体装置、及び半導体装置の作製方法

【課題】微細な構造であっても高い電気特性を有するトランジスタを提供する。
【解決手段】酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜の一部を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減できる。

【発明の詳細な説明】
【技術分野】
【0001】
半導体装置、及び半導体装置の作製方法に関する。
【0002】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光表示装置、半導体回路及び電子機器は全て半導体装置である。
【背景技術】
【0003】
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような半導体電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
【0004】
例えば、酸化物半導体として、酸化亜鉛、In−Ga−Zn系酸化物を用いてトランジスタを作製し、表示装置の画素のスイッチング素子などに用いる技術が特許文献1、及び特許文献2で開示されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2007−123861号公報
【特許文献2】特開2007−96055号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
【0007】
半導体装置の高速応答、高速駆動の実現には、微細化されたトランジスタのオン特性(例えば、オン電流や電界効果移動度)の向上が望まれる。トランジスタのオン電流の低下の抑制には、ゲート電極層が、ゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳する領域(以下、本明細書においてLov領域とも表記する)を設けることが有効である。
【0008】
しかしながら、Lov領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。よって、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
【0009】
また、トランジスタの微細化に用いる手法の一として、導電膜等の研磨(切削、研削)、特に化学的機械研磨(Chemical Mechanical Polishing:CMP)処理を行い、当該導電膜の分断、加工、または被処理表面の平坦性を高める手法がある。しかし、当該研磨処理時に、半導体層に用いる薄膜に損傷を与え、トランジスタ特性の低下、またはトランジスタ特性のばらつきが生じる。
【0010】
そこで、本発明の一態様は、良好な特性を維持しつつ微細化を達成した半導体装置の提供を目的の一とする。
【0011】
また、本発明の一態様は、微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
【課題を解決するための手段】
【0012】
開示する発明の一態様では、酸化物半導体層、及びチャネル保護層を覆うようにソース電極層、及びドレイン電極層となる導電膜を形成した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去する。ソース電極層、及びドレイン電極層となる導電膜を除去する工程において、レジストマスクを用いたエッチング工程を用いないため、精密な加工を正確に行うことができる。また、チャネル長方向の断面において、ゲート電極層の側面に導電性を有する側壁層を設けることで、当該導電性を有する側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳し、実質的にLov領域を有するトランジスタとする。
【0013】
また、開示する発明の一態様では、作製工程において、酸化物半導体層と重畳する領域にチャネル保護層を形成し、酸化物半導体層と、チャネル保護層と、を覆うように、ソース電極層、及びドレイン電極層となる導電膜を成膜した後、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により除去して形成される。チャネル保護層を有することにより、導電膜の化学的機械研磨処理時に当該酸化物半導体層に与える損傷、または膜減りを低減した構成とすることができる。より、具体的には以下の通りである。
【0014】
本発明の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接するチャネル保護層と、チャネル保護層、ソース電極層、及びドレイン電極層の上面と接するゲート絶縁層と、チャネル保護層、及びゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第1の側壁層と、ゲート電極層の他方の側面と接する第2の側壁層と、を有し、第1の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第2の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第1の側壁層、及び第2の側壁層は、導電性を有する半導体装置である。
【0015】
また、本発明の他の一態様は、ソース電極層、及びドレイン電極層と、チャネル長方向の断面において、一方の側面がソース電極層と接し、他方の側面がドレイン電極層と接する酸化物半導体層と、酸化物半導体層の上面と接し、ソース電極層、及びドレイン電極層を覆うゲート絶縁層と、ゲート絶縁層を介して酸化物半導体層と重畳する領域に設けられたゲート電極層と、チャネル長方向の断面において、ゲート電極層の一方の側面と接する第1の側壁層と、ゲート電極層の他方の側面と接する第2の側壁層と、を有し、酸化物半導体層の上面は、ソース電極層及びドレイン電極層の上面よりも下方に形成され、第1の側壁層の少なくとも一部は、ゲート絶縁層を介してソース電極層上に設けられ、第2の側壁層の少なくとも一部は、ゲート絶縁層を介してドレイン電極層上に設けられ、第1の側壁層、及び前記第2の側壁層は、導電性を有する半導体装置である。
【0016】
上記各構成において、酸化物半導体層は、ソース電極層と少なくとも一部が接する第1の不純物領域と、ドレイン電極層と少なくとも一部が接する第2の不純物領域と、を有していてもよい。また、酸化物半導体層は、ソース電極層、及びドレイン電極層よりも膜厚が薄いと好ましい。
【0017】
また、上記各構成において、第1の側壁層、第2の側壁層、及びゲート電極層上に設けられた絶縁層と、絶縁層、及びゲート絶縁層に設けられた第1の開口を介して、ソース電極層と電気的に接続する第1の配線層と、絶縁層、及びゲート絶縁層に設けられた第2の開口を介して、ドレイン電極層と電気的に接続する第2の配線層と、を有していてもよい。
【0018】
また、上記構成において、絶縁層は、酸化アルミニウム層を含むと好ましい。
【0019】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、島状の酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層、ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、チャネル保護層、及びゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第1の側壁層、または第2の側壁層を形成する半導体装置の作製方法である。
【0020】
また、本発明の他の一態様は、酸化物半導体層を形成し、酸化物半導体層に接する絶縁層を形成し、酸化物半導体層、及び絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、酸化物半導体層、及びチャネル保護層を覆う導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、チャネル保護層を除去し、島状の酸化物半導体層、ソース電極層、及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層を介して島状の酸化物半導体層と重畳するゲート電極層を形成し、ゲート電極層の側面に接してソース電極層、またはドレイン電極層と重畳する領域に、導電性を有する第1の側壁層、または第2の側壁層を形成する半導体装置の作製方法である。
【0021】
なお、酸化物半導体は、単結晶、多結晶(ポリクリスタルともいう)、または非晶質(アモルファスともいう)などの状態をとる。
【0022】
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いたトランジスタは動作させた際のキャリア(電子)の界面散乱を低減でき、比較的容易に、比較的高い電界効果移動度を得ることができる。
【0023】
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めれば、該結晶性を有する酸化物半導体を用いたトランジスタは、アモルファス状態の酸化物半導体を用いたトランジスタ以上の電界効果移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ(Ra)が0.15nm以下、好ましくは0.1nm以下の表面上に形成するとよい。
【0024】
なお、Raは、JIS B 0601:2001(ISO4287:1997)で定義されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。
【0025】
【数1】

【0026】
ここで、指定面とは、粗さ計測の対象となる面であり、座標(x1,y1,f(x1,y1)),(x1,y2,f(x1,y2)),(x2,y1,f(x2,y1)),(x2,y2,f(x2,y2))の4点で表される四角形の領域とし、指定面をxy平面に投影した長方形の面積をS0、基準面の高さ(指定面の平均の高さ)をZ0とする。Raは原子間力顕微鏡(AFM:Atomic Force Microscope)にて測定可能である。
【発明の効果】
【0027】
本発明の一態様の半導体装置は、チャネル長方向の断面において、酸化物半導体層の一方の側面がソース電極層と接し、酸化物半導体層の他方の側面がドレイン電極層と接し、ゲート絶縁層を介してソース電極層、またはドレイン電極層上に導電性材料でなる側壁層を設ける。これによって、当該導電性材料でなる側壁層がゲート絶縁層を介してソース電極層、またはドレイン電極層と重畳するため、実質的にLov領域を有するトランジスタとすることができ、トランジスタのオン電流の低下を抑制することが可能となる。
【0028】
また、本発明の一態様の半導体装置は、酸化物半導体層、及びチャネル保護層を形成した後、導電膜を形成し、酸化物半導体層、及びチャネル保護層と重畳する領域の導電膜を化学的機械研磨処理により、除去して形成されるソース電極層、及びドレイン電極層を含む。導電膜の一部を除去してソース電極層及びドレイン電極層を形成する工程において、レジストマスクを用いたエッチング工程がないため、精密な加工を行うことができる。また、当該化学的機械研磨処理時に酸化物半導体層上にチャネル保護層が形成されている。チャネル保護層を有することにより、酸化物半導体層への損傷、または膜減りを低減させることができる。よって、半導体装置の作製工程において、形状や特性のばらつきを低減した微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【0029】
したがって、本発明の一態様によって、良好な特性を維持しつつ微細化を達成した半導体装置を提供することができる。
【図面の簡単な説明】
【0030】
【図1】半導体装置の一態様の平面図及び断面図。
【図2】半導体装置の作製方法の一例を示す図。
【図3】半導体装置の作製方法の一例を示す図。
【図4】半導体装置の一態様の平面図及び断面図。
【図5】半導体装置の作製方法の一例を示す図。
【図6】半導体装置の作製方法の一例を示す図。
【図7】半導体装置の一態様の平面図及び断面図。
【図8】半導体装置の一態様の平面図及び断面図。
【図9】半導体装置の一形態を示す断面図、平面図及び回路図。
【図10】半導体装置の一形態を示す回路図及び斜視図。
【図11】半導体装置の一形態を示す断面図及び平面図。
【図12】半導体装置の一形態を示す回路図。
【図13】半導体装置の一形態を示すブロック図。
【図14】半導体装置の一形態を示すブロック図。
【図15】半導体装置の一形態を示すブロック図。
【発明を実施するための形態】
【0031】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0032】
なお、以下に説明する本発明の構成において、同一部分、または同様の機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を有する部分を指す場合にはハッチパターンを同じくし、特に符号を付さない場合がある。
【0033】
また、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【0034】
なお、本明細書等において、第1、第2として付される序数詞は便宜上用いるものであり工程順、または積層順を示すものではない。また、本明細書等において発明を特定するための事項として固有の名称を示すものではない。
【0035】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
【0036】
(実施の形態1)
本実施の形態では、半導体装置、及び半導体装置の作製方法の一態様について図1乃至図3を用いて説明する。
【0037】
〈半導体装置の構成例〉
図1(A)、及び図1(B)に半導体装置の例としてトランジスタ430の平面図、及び断面図を示す。図1(A)は、トランジスタ430の平面図であり、図1(B)は、図1(A)のX1−Y1における断面図に相当する。なお、図1(A)では、煩雑になることを避けるため、トランジスタ430の構成要素の一部(例えば、絶縁層420)を省略して図示している。
【0038】
図1(A)、及び図1(B)に示すトランジスタ430は、基板402上に、下地絶縁層404と、ソース電極層410a、及びドレイン電極層410bと、チャネル長方向の断面において、一方の側面がソース電極層410aと接し、他方の側面がドレイン電極層410bと接する酸化物半導体層406と、酸化物半導体層406の上面と接するチャネル保護層408と、チャネル保護層408、ソース電極層410a、及びドレイン電極層410bの上面と接するゲート絶縁層412と、チャネル保護層408、及びゲート絶縁層412を介して酸化物半導体層406と重畳する領域に設けられたゲート電極層414と、チャネル長方向の断面において、ゲート電極層414の一方の側面と接する第1の側壁層416aと、ゲート電極層414の他方の側面と接する第2の側壁層416bと、を含んで構成される。
【0039】
また、図1(B)に示すように、酸化物半導体層406上には、チャネル保護層408が設けられているため、ソース電極層410a、及びドレイン電極層410bよりも膜厚が薄い。
【0040】
また、チャネル保護層408は、作製工程において、酸化物半導体層406を保護する機能を有する。また、トランジスタ430のゲート絶縁層の一部としての機能も有する。このような構成とすることで、作製工程において、酸化物半導体層406の損傷、または膜減りを抑制し、歩留まりよくトランジスタ430を提供することが可能となる。
【0041】
また、トランジスタ430において、側壁層416aの少なくとも一部は、ゲート絶縁層412を介してソース電極層410a上に設けられている。また、側壁層416bの少なくとも一部は、ゲート絶縁層412を介してドレイン電極層410b上に設けられている。側壁層416a、及び側壁層416bは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層416a、及び側壁層416bは、ゲート電極層414の一部として機能することが可能であるため、ゲート絶縁層412を介してソース電極層410a、またはドレイン電極層410bと重畳する領域を、実質的にLov領域とすることができる。
【0042】
なお、Lov領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層416a、及び側壁層416bをゲート電極層414に接して自己整合的に設けるため、微細なLov領域を精度よく形成することができる。
【0043】
また、図1に示すトランジスタ430は、側壁層416a、側壁層416b、及びゲート電極層414上に設けられた絶縁層418、及び絶縁層420と、絶縁層420上に設けられた配線層422a、及び配線層422bを構成要素に含めてもよい。配線層422aは、絶縁層418、絶縁層420、及びゲート絶縁層412に設けられた開口を介して、ソース電極層410aと電気的に接続し、配線層422bは、絶縁層418、絶縁層420、及びゲート絶縁層412に設けられた開口を介してドレイン電極層410bと電気的に接続している。なお、本実施の形態においては、絶縁層418、及び絶縁層420の2層構造としたが、これに限定されない。3層以上の積層構造としてもよい。
【0044】
また、図1(B)に示すように、酸化物半導体層406は、ソース電極層410a、及びドレイン電極層410bと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば20°以上50°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層406を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【0045】
酸化物半導体層406の側面をテーパ形状とすることで、ソース電極層410a、及びドレイン電極層410bとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層406の側面がテーパ形状を有することで、酸化物半導体層406の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ430のリーク電流の発生を低減することができる。
【0046】
また、酸化物半導体層406の側面をテーパ形状とすることで、酸化物半導体層406と、ソース電極層410a、またはドレイン電極層410bとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層406の側面をテーパ形状とすることで、ソース電極層410a、及びドレイン電極層410bの側面は、逆テーパ形状となる。酸化物半導体層406、ソース電極層410a、およびドレイン電極層410bを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層406への電界の集中を緩和することができる。
【0047】
また、トランジスタ430において導電性を有する側壁層を設けない場合、Lov領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ430は、チャネル長方向の断面において、ゲート電極層414の側面に、導電性を有する側壁層416a、及び側壁層416bが設けられているため、該側壁層416a、及び側壁層416bと、ソース電極層410a、またはドレイン電極層410bとが重畳する領域も実質的にLov領域として機能することが可能である。したがって、Lov領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ430を提供することが可能となる。
【0048】
また、島状の酸化物半導体層406のチャネル長方向の長さを、ゲート電極層414のチャネル長方向の長さよりも長くすることで、ゲート電極層401を形成するためのアライメントの自由度をより向上させることができる。
【0049】
また、酸化物半導体層406は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜であることが好ましい。
【0050】
CAAC−OS膜は、完全な単結晶ではなく、完全な非晶質でもない。CAAC−OS膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が100nm未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)による観察像では、CAAC−OS膜に含まれる非晶質部と結晶部との境界は明確ではない。また、TEMによってCAAC−OS膜には粒界(グレインバウンダリーともいう)は確認できない。そのため、CAAC−OS膜は、粒界に起因する電子移動度の低下が抑制される。
【0051】
CAAC−OS膜に含まれる結晶部は、c軸がCAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつab面に垂直な方向から見て三角形状または六角形状の原子配列を有し、c軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれa軸およびb軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、85°以上95°以下の範囲も含まれることとする。また、単に平行と記載する場合、−5°以上5°以下の範囲も含まれることとする。
【0052】
なお、CAAC−OS膜において、結晶部の分布が一様でなくてもよい。例えば、CAAC−OS膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、CAAC−OS膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
【0053】
CAAC−OS膜に含まれる結晶部のc軸は、CAAC−OS膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、CAAC−OS膜の形状(被形成面の断面形状または表面の断面形状)によっては互いに異なる方向を向くことがある。なお、結晶部のc軸の方向は、CAAC−OS膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
【0054】
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射によるトランジスタの電気特性の変動を抑制することが可能である。よって、当該トランジスタは信頼性が高い。
【0055】
なお、その他の構成要素の詳細については、後述するトランジスタ430の作製工程において、図2、及び図3を用いて説明する。
【0056】
〈トランジスタ430の作製工程の例〉
以下、図2、及び図3を用いて、本実施の形態に示すトランジスタ430の作製工程の例について説明する。
【0057】
まず、基板402上に、下地絶縁層404を形成する。
【0058】
基板402に使用することができる基板に大きな制限はないが、少なくとも、後の熱処理工程に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることができる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、SOI基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板402として用いてもよい。
【0059】
また、基板402として、可撓性基板を用いて半導体装置を作製してもよい。可撓性を有する半導体装置を作製するには、可撓性基板上に酸化物半導体層406を含むトランジスタ430を直接作製してもよいし、他の作製基板に酸化物半導体層406を含むトランジスタ430を作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板と酸化物半導体層を含むトランジスタ430との間に剥離層を設けるとよい。
【0060】
下地絶縁層404は、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化ガリウム、またはこれらの混合材料を含む膜の単層、または積層構造とすることができる。但し、下地絶縁層404は、酸化物絶縁膜を含む単層、または積層構造として、該酸化物絶縁膜が後に形成される酸化物半導体層406と接する構造とすることが好ましい。また、下地絶縁層404の形成方法としては、例えば、スパッタリング法、PE−CVD法などを用いることで形成することができる。なお、下地絶縁層404は、必ずしも設けなくともよい。
【0061】
下地絶縁層404は、化学量論的組成を超える酸素を含む領域(以下、酸素過剰領域とも表記する)を有すると、下地絶縁層404に含まれる過剰な酸素によって、後に形成される酸化物半導体層406の酸素欠損を補填することが可能であるため好ましい。下地絶縁層404が積層構造の場合は、少なくとも酸化物半導体層406と接する層において酸素過剰領域を有することが好ましい。下地絶縁層404に酸素過剰領域を設けるには、例えば、酸素雰囲気下にて下地絶縁層404を成膜すればよい。または、成膜後の下地絶縁層404に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0062】
次に、下地絶縁層404上に酸化物半導体層405、および保護層407を成膜する(図2(A)参照)。酸化物半導体層405と、保護層407は、真空中で連続して形成することが好ましい。酸化物半導体層405と、保護層407を真空中で連続して形成することで、酸化物半導体層405と保護層407との界面の不純物を低減できるため好ましい。
【0063】
また、酸化物半導体層405の膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至20nmとする。また、保護層407の膜厚は、例えば3nm乃至40nm、好ましくは5nm乃至20nmとする。
【0064】
保護層407に用いることのできる材料については、絶縁性を有する材料であれば特に限定されない。例えば、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。保護層407に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うCMP処理時に消失しない材料を実施者が適宜選択することができる。
【0065】
次に、酸化物半導体層405、及び保護層407を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層406、及びチャネル保護層408を形成する(図2(B)参照)。ここで、島状の酸化物半導体層406、及びチャネル保護層408への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素(酸素ラジカル)などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層405をエッチングすることで、側面にテーパ形状を有する酸化物半導体層406とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長(L)が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【0066】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1/2以下、より好ましくは1/3以下の線幅まで微細化することが可能である。例えば、線幅は、20nm以上2000nm以下、好ましくは50nm以上350nm以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【0067】
また、島状の酸化物半導体層406、及びチャネル保護層408の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【0068】
また、本実施の形態において、チャネル保護層408は、ゲート絶縁層としての機能も有する。したがって、膜密度の高い絶縁膜を形成する。例えば、チャネル保護層408としては、スパッタリング法、またはCVD法により形成された酸化シリコン膜を用いることができる。また、チャネル保護層408は、酸素過剰領域を有すると、チャネル保護層408に含まれる過剰な酸素によって、酸化物半導体層406の酸素欠損を補填することが可能であるため好ましい。
【0069】
酸化物半導体層405は、単層構造であってもよいし、積層構造であってもよい。また、非晶質構造であってもよいし、結晶性であってもよい。酸化物半導体層405を非晶質構造とする場合には、後の作製工程において、酸化物半導体層405に熱処理を行うことによって、結晶性酸化物半導体層としてもよい。非晶質酸化物半導体層を結晶化させる熱処理の温度は、250℃以上700℃以下、好ましくは、400℃以上、より好ましくは500℃以上、さらに好ましくは550℃以上とする。なお、当該熱処理は、作製工程における他の熱処理を兼ねることも可能である。
【0070】
酸化物半導体層405の成膜方法は、スパッタリング法、MBE(Molecular Beam Epitaxy)法、CVD法、パルスレーザ堆積法、ALD(Atomic Layer Deposition)法等を適宜用いることができる。また、酸化物半導体層406は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜してもよい。
【0071】
酸化物半導体層405を形成する際、できる限り酸化物半導体層405に含まれる水素濃度を低減させることが好ましい。水素濃度を低減させるには、例えば、スパッタリング法を用いて成膜を行う場合には、スパッタリング装置の処理室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス(代表的にはアルゴン)、酸素、及び希ガスと酸素との混合ガスを適宜用いる。
【0072】
また、成膜室内の残留水分を除去しつつ水素、及び水分が除去されたスパッタリングガスを導入して成膜を行うことで、成膜された酸化物半導体層406の水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素分子、水(HO)など水素原子を含む化合物(より好ましくは炭素原子を含む化合物も)等の排気能力が高いため、当該成膜室で成膜した酸化物半導体層405に含まれる不純物の濃度を低減できる。
【0073】
また、酸化物半導体層405をスパッタリング法で成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度(充填率)は、90%以上100%以下、好ましくは95%以上99.9%以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層406を緻密な膜とすることができる。
【0074】
また、基板402を高温に保持した状態で酸化物半導体層405を形成することも、酸化物半導体層405中に含まれうる不純物濃度を低減するのに有効である。基板402を加熱する温度としては、150℃以上450℃以下とすればよく、好ましくは基板温度が200℃以上350℃以下とすればよい。また、成膜時に基板を高温で加熱することで、結晶性酸化物半導体層を形成することができる。
【0075】
酸化物半導体層405に用いる酸化物半導体としては、少なくともインジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。特にInとZnの双方を含むことが好ましい。また、該酸化物半導体層を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてスズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有することが好ましい。また、スタビライザーとしてジルコニウム(Zr)を有することが好ましい。
【0076】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホルミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ルテチウム(Lu)のいずれか一種あるいは複数種を有してもよい。
【0077】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるIn−Zn系酸化物、Sn−Zn系酸化物、Al−Zn系酸化物、Zn−Mg系酸化物、Sn−Mg系酸化物、In−Mg系酸化物、In−Ga系酸化物、三元系金属の酸化物であるIn−Ga−Zn系酸化物(IGZOとも表記する)、In−Al−Zn系酸化物、In−Sn−Zn系酸化物、Sn−Ga−Zn系酸化物、Al−Ga−Zn系酸化物、Sn−Al−Zn系酸化物、In−Hf−Zn系酸化物、In−La−Zn系酸化物、In−Ce−Zn系酸化物、In−Pr−Zn系酸化物、In−Nd−Zn系酸化物、In−Sm−Zn系酸化物、In−Eu−Zn系酸化物、In−Gd−Zn系酸化物、In−Tb−Zn系酸化物、In−Dy−Zn系酸化物、In−Ho−Zn系酸化物、In−Er−Zn系酸化物、In−Tm−Zn系酸化物、In−Yb−Zn系酸化物、In−Lu−Zn系酸化物、四元系金属の酸化物であるIn−Sn−Ga−Zn系酸化物、In−Hf−Ga−Zn系酸化物、In−Al−Ga−Zn系酸化物、In−Sn−Al−Zn系酸化物、In−Sn−Hf−Zn系酸化物、In−Hf−Al−Zn系酸化物を用いることができる。
【0078】
なお、ここで、例えば、In−Ga−Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
【0079】
また、酸化物半導体として、InMO(ZnO)(m>0、且つ、mは整数でない)で表記される材料を用いてもよい。なお、Mは、Ga、Fe、Mn及びCoから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、InSnO(ZnO)(n>0、且つ、nは整数)で表記される材料を用いてもよい。
【0080】
例えば、In:Ga:Zn=1:1:1(=1/3:1/3:1/3)、In:Ga:Zn=2:2:1(=2/5:2/5:1/5)、あるいはIn:Ga:Zn=3:1:2(=1/2:1/6:1/3)の原子数比のIn−Ga−Zn系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)あるいはIn:Sn:Zn=2:1:5(=1/4:1/8:5/8)の原子数比のIn−Sn−Zn系酸化物やその組成の近傍の酸化物を用いるとよい。
【0081】
しかし、これらに限られず、必要とする半導体特性(移動度、しきい値、ばらつき等)に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【0082】
例えば、In−Sn−Zn系酸化物では比較的容易に高い移動度が得られる。しかしながら、In−Ga−Zn系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上げることができる。
【0083】
なお、例えば、In、Ga、Znの原子数比がIn:Ga:Zn=a:b:c(a+b+c=1)である酸化物の組成が、原子数比がIn:Ga:Zn=A:B:C(A+B+C=1)の酸化物の組成の近傍であるとは、a、b、cが、(a−A)+(b−B)+(c−C)≦rを満たすことをいい、rは、例えば、0.05とすればよい。他の酸化物でも同様である。
【0084】
また、酸化物半導体層405を成膜する際に用いるスパッタリングガスは水素、水、水酸基、または水素化物などの不純物が除去された高純度ガスを用いることが好ましい。
【0085】
酸化物半導体層405としてCAAC−OS膜を適用する場合、該CAAC−OS膜を得る方法としては、三つ挙げられる。一つ目は、成膜温度を200℃以上450℃以下として酸化物半導体層405の成膜を行い、表面に概略垂直にc軸配向させる方法である。二つ目は、酸化物半導体層405を薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、表面に概略垂直にc軸配向させる方法である。三つ目は、一層目として薄い膜厚で成膜した後、200℃以上700℃以下の熱処理を行い、二層目の成膜を行い、表面に概略垂直にc軸配向させる方法である。
【0086】
酸化物半導体層405の成膜前に、酸化物半導体層405の被成膜面に平坦化処理を行ってもよい。平坦化処理としては、特に限定されないが、研磨処理(例えば、化学的機械研磨(CMP)処理)、ドライエッチング処理、プラズマ処理を用いることができる。
【0087】
プラズマ処理としては、例えば、アルゴンガスを導入してプラズマを発生させる逆スパッタリングを行うことができる。逆スパッタリングとは、アルゴン雰囲気下で基板側にRF電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法をいう。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。逆スパッタリングを行うと、酸化物半導体層405の成膜表面に付着している粉状物質(パーティクル、ごみともいう)を除去することができる。
【0088】
平坦化処理として、研磨処理、ドライエッチング処理、プラズマ処理は複数回行ってもよく、それらを組み合わせて行ってもよい。また、組み合わせて行う場合、工程順も特に限定されず、酸化物半導体層405の成膜表面の凹凸状態に合わせて適宜設定すればよい。
【0089】
また、酸化物半導体層405に、当該酸化物半導体層405に含まれる過剰な水素(水や水酸基を含む)を除去(脱水化、または脱水素化)するための熱処理を行うことが好ましい。熱処理の温度は、300℃以上700℃以下、または基板の歪み点未満とする。熱処理は減圧下、または窒素雰囲気下などで行うことができる。
【0090】
この熱処理によって、n型の導電性を付与する不純物である水素を酸化物半導体から除去することができる。例えば、脱水化、または脱水素化処理後の酸化物半導体層405に含まれる水素濃度を、5×1019atoms/cm以下、好ましくは5×1018atoms/cm以下とすることができる。
【0091】
なお、脱水化、または脱水素化のための熱処理は、酸化物半導体層405の成膜後であればトランジスタ430の作製工程においてどのタイミングで行ってもよい。但し、ゲート絶縁層412、または絶縁層418として酸化アルミニウム膜を用いる場合には、当該酸化アルミニウム膜を形成する前に行うことが好ましい。また、脱水化、または脱水素化のための熱処理は、複数回行ってもよく、他の加熱処理と兼ねてもよい。
【0092】
なお、下地絶縁層404として酸素を含む下地絶縁層を設ける場合、脱水化、または脱水素化のための熱処理を、酸化物半導体層405を島状に加工する前に行うと、下地絶縁層404に含まれる酸素が熱処理によって放出されるのを防止することができるため好ましい。
【0093】
熱処理においては、窒素、またはヘリウム、ネオン、アルゴン等の希ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、6N(99.9999%)以上好ましくは7N(99.99999%)以上(即ち不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。
【0094】
また、熱処理で酸化物半導体層405を加熱した後、加熱温度を維持、またはその加熱温度から徐冷しながら同じ炉に高純度の酸素ガス、高純度の一酸化二窒素ガス、または超乾燥エア(CRDS(キャビティリングダウンレーザー分光法)方式の露点計を用いて測定した場合の水分量が20ppm(露点換算で−55℃)以下、好ましくは1ppm以下、より好ましくは10ppb以下の空気)を導入してもよい。酸素ガス、または一酸化二窒素ガスに、水、水素などが含まれないことが好ましい。または、熱処理装置に導入する酸素ガスまたは一酸化二窒素ガスの純度を、6N以上好ましくは7N以上(即ち、酸素ガスまたは一酸化二窒素ガス中の不純物濃度を1ppm以下、好ましくは0.1ppm以下)とすることが好ましい。酸素ガスまたは一酸化二窒素ガスの作用により、脱水化または脱水素化処理による不純物の排除工程によって同時に減少してしまった酸化物半導体を構成する主成分材料である酸素を供給することによって、酸化物半導体層405を高純度化及びi型(真性)化することができる。
【0095】
また、脱水化、または脱水素化処理を行った酸化物半導体層に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオン、のいずれかを含む)を導入して膜中に酸素を供給してもよい。
【0096】
脱水化、または脱水素化処理を行った酸化物半導体層に、酸素を導入して膜中に酸素を供給することによって、酸化物半導体層を高純度化、及びi型(真性)化することができる。高純度化し、i型(真性)化した酸化物半導体層を有するトランジスタは、電気特性変動が抑制されており、電気的に安定である。
【0097】
酸素の導入工程は、酸化物半導体層406に酸素導入する場合、酸化物半導体層406に直接導入してもよいし、チャネル保護層408や、後に形成されるゲート絶縁層412などの他の膜を通過して酸化物半導体層406へ導入してもよい。酸素を他の膜を通過して導入する場合は、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いればよいが、露出された酸化物半導体層406へ直接酸素を導入する場合は、上記の方法に加えてプラズマ処理なども用いることができる。
【0098】
酸化物半導体層への酸素の導入は酸化物半導体層の成膜後であれば、そのタイミングは、特に限定されない。また、酸化物半導体層への酸素の導入は複数回行ってもよい。
【0099】
次に、島状の酸化物半導体層406、及びチャネル保護層408上に、ソース電極層、及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜409を成膜する(図2(C)参照)。
【0100】
導電膜409の材料としては、加熱処理に耐えられる材料を用いる。例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側、または上側の一方、または双方にTi、Mo、Wなどの高融点金属膜、またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。または、導電性の金属酸化物を用いて導電膜409を形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(In−SnO、ITOと略記する)、酸化インジウム酸化亜鉛(In−ZnO)、またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【0101】
次に、導電膜409に研磨(切削、研削)処理を行い、チャネル保護層408が露出するように導電膜409の一部を除去する。該研磨処理によって、酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409が除去され、該領域に開口を有する導電膜409aが形成される(図2(D)参照)。
【0102】
研磨(切削、研削)方法としては化学的機械研磨(CMP)処理を好適に用いることができる。本実施の形態では、CMP処理によって酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409を除去する。
【0103】
なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【0104】
なお、本実施の形態では、酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409の除去にCMP処理を用いたが、他の研磨(研削、切削)処理を用いてもよい。または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜409の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【0105】
また、本実施の形態においては、導電膜409aの上端部は、チャネル保護層408の上端部と概略一致している。但し、導電膜409a(または、導電膜409aを加工して形成されるソース電極層410a、及びドレイン電極層410b)の形状は、導電膜409を除去する研磨処理の条件によって異なる。例えば、導電膜409aは、チャネル保護層408の表面より膜厚方向に後退した形状となる場合がある。
【0106】
次に、導電膜409aをフォトリソグラフィ工程により加工して、ソース電極層410a、及びドレイン電極層410b(これと同じ層で形成される配線を含む)を形成する(図3(A)参照)。
【0107】
また、図3(A)に示すように、酸化物半導体層406には、上面にチャネル保護層408が設けられているため、ソース電極層410a、及びドレイン電極層410bよりも膜厚が薄くなる。
【0108】
なお、ソース電極層410a、及びドレイン電極層410bの膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至20nmとする。
【0109】
また、本実施の形態では、導電膜409を成膜し、研磨処理によって酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409を除去した後に、選択的にエッチング処理してソース電極層410a、及びドレイン電極層410bへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜409を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409を除去することで、ソース電極層410a、及びドレイン電極層410bを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409は除去しないものとする。
【0110】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層410a、及びドレイン電極層410bを形成する際に、酸化物半導体層406、及びチャネル保護層408と重畳する領域の導電膜409を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層410a、及びドレイン電極層410bのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【0111】
次に、酸化物半導体層406、チャネル保護層408、ソース電極層410a、及びドレイン電極層410b上にゲート絶縁層412を形成する(図3(B)参照)。
【0112】
ゲート絶縁層412は、1nm以上20nm以下の膜厚で、スパッタリング法、MBE法、CVD法、パルスレーザ堆積法、ALD法等を適宜用いて形成することができる。また、ゲート絶縁層412は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタ装置を用いて成膜してもよい。
【0113】
なお、ゲート絶縁層412が厚いほど短チャネル効果が顕著となり、例えば、nチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、チャネル保護層408、ソース電極層410a、及びドレイン電極層410bの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層412を被覆性よく形成することができる。
【0114】
ゲート絶縁層412の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。ゲート絶縁層412は、酸化物半導体層406と接する部分において酸素を含むことが好ましい。特に、ゲート絶縁層412は、膜中(バルク中)に少なくとも化学量論的組成を超える量の酸素が存在することが好ましく、例えば、ゲート絶縁層412として、酸化シリコン膜を用いる場合には、SiO2+α(ただし、α>0)とすることが好ましい。本実施の形態では、ゲート絶縁層412として、SiO2+α(ただし、α>0)である酸化シリコン膜を用いる。この酸化シリコン膜をゲート絶縁層412として用いることで、酸化物半導体層406に酸素を供給することができ、特性を良好にすることができる。さらに、ゲート絶縁層412は、作製するトランジスタのサイズやゲート絶縁層412の段差被覆性を考慮して形成することが好ましい。
【0115】
また、ゲート絶縁層412の材料として酸化ハフニウム、酸化イットリウム、ハフニウムシリケート(HfSi(x>0、y>0))、窒素が添加されたハフニウムシリケート(HfSiO(x>0、y>0))、ハフニウムアルミネート(HfAl(x>0、y>0))、酸化ランタンなどのhigh−k材料を用いることでゲートリーク電流を低減できる。さらに、ゲート絶縁層412は、単層構造としても良いし、積層構造としても良い。
【0116】
また、下地絶縁層404、及びチャネル保護層408と同様に、ゲート絶縁層412は酸素過剰領域を有すると、ゲート絶縁層412に含まれる過剰な酸素によって、酸化物半導体層406の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層412が積層構造の場合は、少なくともチャネル保護層408と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層412に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層412を成膜すればよい。または、成膜後のゲート絶縁層412に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0117】
なお、成膜後のゲート絶縁層412に酸素を導入する場合、当該酸素導入処理によって同時に、チャネル保護層408、及び酸化物半導体層406へ酸素を導入してもよい。また、ゲート絶縁層412に酸素を導入した後に、熱処理を行うのが好ましい。熱処理の温度は、例えば300℃以上450℃以下とすることができる。なお、当該熱処理は、酸化物半導体層406からの脱水化処理、または脱水素化処理と兼ねることが可能である。
【0118】
なお、ゲート絶縁層412への酸素の導入処理は、ゲート絶縁層412の成膜後であればそのタイミングは特に限定されない。また、酸素の導入方法を複数組み合わせて用いることもできる。例えば、ゲート絶縁層412成膜後に、イオン注入法及びプラズマ処理によって酸素を導入して、熱処理を施してもよい。または、ゲート絶縁層412成膜後、プラズマ処理によって酸素を導入し、後の工程で絶縁層418を成膜後にイオン注入法によって酸素を再度導入し、熱処理を行ってもよく、プラズマ処理とイオン注入処理の順序を入れ替えてもよい。
【0119】
次に、チャネル保護層408、及びゲート絶縁層412を介して島状の酸化物半導体層406と重畳する領域にゲート電極層414を形成する(図3(B)参照)。
【0120】
ゲート電極層414は、プラズマCVD法またはスパッタリング法等により形成することができる。また、ゲート電極層414の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、ゲート電極層414としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜、ニッケルシリサイドなどのシリサイド膜を用いてもよい。ゲート電極層414は、単層構造としてもよいし、積層構造としてもよい。
【0121】
また、ゲート電極層414の材料は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。また、上記導電性材料と、上記金属材料の積層構造とすることもできる。
【0122】
また、ゲート絶縁層412と接するゲート電極層414の一層として、窒素を含む金属酸化物、具体的には、窒素を含むIn−Ga−Zn−O膜や、窒素を含むIn−Sn−O膜や、窒素を含むIn−Ga−O膜や、窒素を含むIn−Zn−O膜や、窒素を含むSn−O膜や、窒素を含むIn−O膜や、金属窒化膜(InN、SnNなど)を用いることができる。これらの膜は5eV(電子ボルト)、好ましくは5.5eV(電子ボルト)以上の仕事関数を有し、ゲート電極層として用いた場合、トランジスタのしきい値電圧をプラス側にシフトさせることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【0123】
なお、ゲート電極層414は、ゲート絶縁層412上に設けられた導電膜(図示しない)を、マスクを用いて加工することによって形成することができる。ここで、加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとするのが好ましい。
【0124】
次に、ゲート電極層414、及びゲート絶縁層412上に導電膜を成膜し、当該導電膜をエッチングして側壁層416a、及び側壁層416bを形成する(図3(C)参照)。
【0125】
側壁層416a、及び側壁層416bの形成方法としては、例えば、ゲート電極層414、及びゲート絶縁層412上の導電膜に対し、異方性エッチング処理を行うことで、マスクを用いずに自己整合的に形成することができる。また、当該異方性エッチング処理は、ゲート電極層414と、ゲート絶縁層412とのエッチングレートの選択比が高い条件で処理することが好ましい。このように、異方性エッチング処理を用いて側壁層416a、及び側壁層416bを自己整合的に形成することによって、Lov領域の幅(Lov長)を、ソース電極層410a側と、ドレイン電極層410b側でのばらつきを少なくすることができる。
【0126】
また、側壁層416a、及び側壁層416bは、導電性を有していればよく、例えばタングステン、チタン等の金属膜、または、リン、ボロン等の不純物元素を含むシリコン膜等を加工して形成することができる。または、ゲート電極層414、及びゲート絶縁層412上に多結晶シリコン膜を成膜し、エッチングによってゲート電極層414に接する側壁層を形成した後、該側壁層にリン、ボロン等の不純物元素をドーピングによって導入し、熱処理を施して導電性を有する側壁層416a、及び側壁層416bとしてもよい。なお、本実施の形態においては、側壁層416a、及び側壁層416bは、タングステン膜及び酸化窒化シリコン膜の積層構造とする。このように、側壁層416a、及び側壁層416bは、導電膜と、絶縁膜との積層構造としてもよい。
【0127】
次に、ゲート絶縁層412、ゲート電極層414、側壁層416a、及び側壁層416b上に絶縁層418、及び絶縁層420を形成する。なお、本実施の形態では、ゲート絶縁層412、ゲート電極層414、側壁層416a、及び側壁層416b上に絶縁層418、及び絶縁層420の積層構造を設ける例を示すが、本発明の一態様はこれに限定されず、単層構造の絶縁層を設けてもよい。または、3層以上の絶縁層を積層させてもよい。
【0128】
絶縁層418、または絶縁層420は、プラズマCVD法、スパッタリング法、または蒸着法等により成膜することができる。特に、スパッタリング法を用いることで、絶縁層418、または絶縁層420に水、水素等の不純物を混入させないことができるため好ましい。絶縁層418、または絶縁層420としては、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または酸化ガリウム膜などの無機絶縁膜などを用いることができる。
【0129】
また、絶縁層418、または絶縁層420として、酸化アルミニウム膜、酸化ハフニウム膜、酸化マグネシウム膜、酸化ジルコニウム膜、酸化ランタン膜、酸化バリウム膜、または金属窒化物膜(例えば、窒化アルミニウム膜)も用いることができる。
【0130】
なお、絶縁層418、または絶縁層420として、酸化アルミニウム膜を設けることが好ましい。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を通過させない遮断効果(ブロック効果)が高く、作製工程中及び作製後において、変動要因となる水素、水分などの不純物の酸化物半導体層406への混入、及び酸化物半導体を構成する主成分材料である酸素の酸化物半導体層406からの放出を防止する保護膜として機能するため好ましく適用することができる。
【0131】
酸化物半導体層406の成膜時と同様に、絶縁層418、または絶縁層420の成膜室内の残留水分を除去するためには、吸着型の真空ポンプ(クライオポンプなど)を用いることが好ましい。クライオポンプを用いて排気した成膜室で成膜した絶縁層418、または絶縁層420に含まれる不純物の濃度を低減できる。また、絶縁層418、または絶縁層420の成膜室内の残留水分を除去するための排気手段としては、ターボ分子ポンプにコールドトラップを加えたものであってもよい。
【0132】
本実施の形態では、絶縁層418として酸化アルミニウム膜を形成し、絶縁層420として酸化シリコン膜を形成するものとする。なお、酸化アルミニウム膜を高密度(膜密度3.2g/cm以上、好ましくは3.6g/cm以上)とすることによって、トランジスタ430に安定な電気特性を付与することができる。膜密度はラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)や、X線反射率測定法(XRR:X−Ray Reflection)によって測定することができる。
【0133】
なお、絶縁層418として酸化アルミニウム膜を形成する場合、当該酸化アルミニウム膜の形成後に熱処理を行うことが好ましい。酸化アルミニウム膜は、酸化物半導体層への水(水素を含む)の侵入防止機能及び酸化物半導体層からの酸素の脱離防止機能を有する。よって、酸化物半導体層406および/またはそれに接する絶縁層が該膜の化学量論的組成をこえる酸素が存在する領域(酸素過剰領域とも表記する)を有していると、酸化アルミニウム膜を設けた状態で熱処理を行うことによって、酸化物半導体層の膜中(バルク中)または、絶縁層と酸化物半導体層の界面において、少なくとも1ヶ所、酸素過剰領域を設けることができる。
【0134】
次に、絶縁層420、絶縁層418、及びゲート絶縁層412に、ソース電極層410a、またはドレイン電極層410bに達する開口を形成し、開口に配線層422a、及び配線層422bを形成する(図3(D)参照)。
【0135】
配線層422a、及び配線層422bを用いて他のトランジスタや素子と接続させ、様々な回路を形成することができる。また、配線層422a、及び配線層422bは、ゲート電極層414、ソース電極層410a、またはドレイン電極層410bと同様の材料及び方法を用いて形成することができ、例えば、Al、Cr、Cu、Ta、Ti、Mo、Wから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。また、Al、Cuなどの金属膜の下側、または上側の一方または双方にTi、Mo、Wなどの高融点金属膜またはそれらの金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)を積層させた構成としても良い。また、配線層422a、配線層422bに用いる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム(In)、酸化スズ(SnO)、酸化亜鉛(ZnO)、酸化インジウム酸化スズ(ITO)、酸化インジウム酸化亜鉛(In−ZnO)またはこれらの金属酸化物材料に酸化シリコンを含ませたものを用いることができる。
【0136】
例えば、配線層422a、及び配線層422bとして、モリブデン膜の単層、窒化タンタル膜と銅膜との積層、または窒化タンタル膜とタングステン膜との積層などを用いることができる。
【0137】
以上の工程によって、本実施の形態のトランジスタ430が形成される。
【0138】
本実施の形態に示すトランジスタは、酸化物半導体層上に、チャネル保護層を有する。チャネル保護層は、作製工程において、酸化物半導体層を保護する機能を有する。また、チャネル保護層は、トランジスタのゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【0139】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【0140】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0141】
(実施の形態2)
本実施の形態においては、実施の形態1の図1乃至図3に示した半導体装置、及び半導体装置の作製方法の変形例について、図4乃至図6を用いて説明を行う。なお、図1乃至図3で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【0142】
〈半導体装置の構成例(変形例1)〉
図4(A)、及び図4(B)に半導体装置の例としてトランジスタ440の平面図、及び断面図を示す。図4(A)は、トランジスタ440の平面図であり、図4(B)は、図4(A)のX2−Y2における断面図に相当する。なお、図4(A)では、煩雑になることを避けるため、トランジスタ440の構成要素の一部(例えば、絶縁層420)を省略して図示している。
【0143】
図4(A)、及び図4(B)に示すトランジスタ440は、基板402上に、下地絶縁層404と、ソース電極層410a、及びドレイン電極層410bと、チャネル長方向の断面において、一方の側面がソース電極層410aと接し、他方の側面がドレイン電極層410bと接する酸化物半導体層406と、酸化物半導体層406の上面と接し、ソース電極層410a、及びドレイン電極層410bを覆うゲート絶縁層412と、ゲート絶縁層412を介して酸化物半導体層406と重畳する領域に設けられたゲート電極層414と、チャネル長方向の断面において、ゲート電極層414の一方の側面と接する第1の側壁層416aと、ゲート電極層414の他方の側面と接する第2の側壁層416bと、を含んで構成される。
【0144】
また、図4(B)に示すように、酸化物半導体層406は、ソース電極層410a、及びドレイン電極層410bよりも膜厚が薄い。
【0145】
なお、図4に示すトランジスタ440において、実施の形態1の図1に示すトランジスタ430との相違は、チャネル保護層の有無である。トランジスタ430は、チャネル保護層を用いる構成であり、トランジスタ440は、チャネル保護層を用いない構成である。
【0146】
ただし、トランジスタ440は、作製工程において、酸化物半導体層406を保護するチャネル保護層が形成される。そのため、作製工程において、酸化物半導体層406の損傷、または膜減りを抑制し、歩留まりよくトランジスタ440を提供することが可能となる。
【0147】
また、トランジスタ440において、側壁層416aの少なくとも一部は、ゲート絶縁層412を介してソース電極層410a上に設けられている。また、側壁層416bの少なくとも一部は、ゲート絶縁層412を介してドレイン電極層410b上に設けられている。側壁層416a、及び側壁層416bは、半導体材料または導電性材料を用いて形成され、導電性を有する。よって、側壁層416a、及び側壁層416bは、ゲート電極層414の一部として機能することが可能であるため、ゲート絶縁層412を介してソース電極層410a、またはドレイン電極層410bと重畳する領域を、実質的にLov領域とすることができる。
【0148】
なお、Lov領域の幅が大きいと、当該領域に生じる寄生容量が拡大する恐れがあるが、本実施の形態では、導電性の側壁層416a、及び側壁層416bをゲート電極層414に接して自己整合的に設けるため、微細なLov領域を精度よく形成することができる。
【0149】
また、図4に示すトランジスタ440は、側壁層416a、側壁層416b、及びゲート電極層414上に設けられた絶縁層418、及び絶縁層420と、絶縁層420上に設けられた配線層422a、及び配線層422bを構成要素に含めてもよい。配線層422aは、絶縁層418、絶縁層420、及びゲート絶縁層412に設けられた開口を介して、ソース電極層410aと電気的に接続し、配線層422bは、絶縁層418、絶縁層420、及びゲート絶縁層412に設けられた開口を介してドレイン電極層410bと電気的に接続している。なお、本実施の形態においては、絶縁層418、及び絶縁層420の2層構造としたが、これに限定されない。3層以上の積層構造としてもよい。
【0150】
また、図4(B)に示すように、酸化物半導体層406は、ソース電極層410a、及びドレイン電極層410bと接する側面において、テーパ形状を有していると好ましい。テーパ角は、例えば20°以上50°以下とすることができる。なお、ここで、テーパ角とは、酸化物半導体層406を、その断面に垂直な方向から観察した際に、当該酸化物半導体層の側面と底面がなす傾斜角を示す。
【0151】
酸化物半導体層406の側面をテーパ形状とすることで、ソース電極層410a、及びドレイン電極層410bとなる導電膜を、被覆性よく形成することができる。また、酸化物半導体層406の側面がテーパ形状を有することで、酸化物半導体層406の側面から酸素が脱離することで生じうる酸素欠損の発生を抑制し、トランジスタ440のリーク電流の発生を低減することができる。
【0152】
また、酸化物半導体層406の側面をテーパ形状とすることで、酸化物半導体層406と、ソース電極層410a、またはドレイン電極層410bとの接触面積を拡大することができるため、コンタクト抵抗を低減させることができる。また、酸化物半導体層406の側面をテーパ形状とすることで、ソース電極層410a、及びドレイン電極層410bの側面は、逆テーパ形状となる。酸化物半導体層406、ソース電極層410a、およびドレイン電極層410bを、上述した形状とすることで、ソース−ドレイン間に電界を与えた際に、酸化物半導体層406への電界の集中を緩和することができる。
【0153】
また、トランジスタ440において導電性を有する側壁層を設けない場合、Lov領域の形成のためには線幅の細い酸化物半導体層と線幅の細いゲート電極層との精密なアライメントが要求され、トランジスタの微細化に伴ってその要求精度はより高くなる。しかしながら、本実施の形態で示すトランジスタ440は、チャネル長方向の断面において、ゲート電極層414の側面に、導電性を有する側壁層416a、及び側壁層416bが設けられているため、該側壁層416a、及び側壁層416bと、ソース電極層410a、またはドレイン電極層410bとが重畳する領域も実質的にLov領域として機能することが可能である。したがって、Lov領域を形成する際のアライメントの自由度を向上させることができ、歩留まりよく、オン電流の低下を抑制したトランジスタ440を提供することが可能となる。
【0154】
また、島状の酸化物半導体層406のチャネル長方向の長さを、ゲート電極層414のチャネル長方向の長さよりも長くすることで、ゲート電極層401を形成するためのアライメントの自由度をより向上させることができる。
【0155】
また、酸化物半導体層406は、CAAC−OS(C Axis Aligned Crystalline Oxide Semiconductor)膜であることが好ましい。CAAC−OS膜の詳細については、実施の形態1に記載の内容を参酌することで形成することができる。
【0156】
なお、その他の構成要素の詳細については、後述するトランジスタ440の作製工程において、図5、及び図6を用いて説明する。
【0157】
〈トランジスタ440の作製工程の例〉
以下、図5、及び図6を用いて、本実施の形態に示すトランジスタ440の作製工程の例について説明する。
【0158】
まず、基板402上に、下地絶縁層404を形成する。基板402、及び下地絶縁層404としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0159】
次に、下地絶縁層404上に酸化物半導体層405、および保護層467を成膜する(図5(A)参照)。酸化物半導体層405と、保護層467は、真空中で連続して形成することが好ましい。酸化物半導体層405と、保護層467を真空中で連続して形成することで、酸化物半導体層405と、保護層467との界面の不純物を低減できるため好ましい。
【0160】
また、酸化物半導体層405の膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至20nmとする。また、保護層467の膜厚は、例えば3nm乃至40nm、好ましくは5nm乃至20nmとする。
【0161】
保護層467に用いることのできる材料については、特に限定されない。例えば、絶縁性を有する材料として、酸化シリコン、酸化ガリウム、酸化アルミニウム、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いることができる。また、導電性を有する材料として、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)等を用いることができる。保護層467に用いることのできる材料については、ソース電極層及び、ドレイン電極層を形成するために行うCMP処理時に消失しない材料を実施者が適宜選択することができる。
【0162】
次に、酸化物半導体層405、及び保護層467を、フォトリソグラフィ工程、及びエッチング工程により加工して、島状の酸化物半導体層406、及びチャネル保護層468を形成する。ここで、島状の酸化物半導体層406、及びチャネル保護層468への加工に用いるマスクは、フォトリソグラフィ法などによって形成されたマスクに、スリミング処理を行って、より微細なパターンを有するマスクとすることが好ましい。スリミング処理としては、例えば、ラジカル状態の酸素(酸素ラジカル)などを用いるアッシング処理を適用することができる。マスクにアッシング処理を施しながら酸化物半導体層405をエッチングすることで、側面にテーパ形状を有する酸化物半導体層406とすることができる。ただし、スリミング処理はフォトリソグラフィ法などによって形成されたマスクをより微細なパターンに加工できる処理であれば、アッシング処理に限定する必要はない。また、スリミング処理によって形成されるマスクによってトランジスタのチャネル長(L)が決定されることになるため、当該スリミング処理としては制御性の良好な処理を適用することができる。
【0163】
スリミング処理の結果、フォトリソグラフィ法などによって形成されたマスクを、露光装置の解像限界以下、好ましくは1/2以下、より好ましくは1/3以下の線幅まで微細化することが可能である。例えば、線幅は、30nm以上2000nm以下、好ましくは50nm以上350nm以下とすることができる。これにより、トランジスタのさらなる微細化を達成することができる。
【0164】
また、島状の酸化物半導体層406、及びチャネル保護層468の形成方法に特に限定はないが、好ましくは、ドライエッチング法を用い、一括してエッチングすることが好ましい。ドライエッチング法を用い、一括してエッチングすることで、作製工程を短縮できるため好適である。
【0165】
また、本実施の形態において、チャネル保護層468は、後に行うCMP処理時の保護膜として機能し、CMP処理のあとに除去する。そのため、チャネル保護層468に用いることの出来る材料の選択性が広く、例えば、スパッタリング法、またはCVD法により形成された導電膜、または絶縁膜等を用いることができる。
【0166】
また、酸化物半導体層406としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0167】
次に、島状の酸化物半導体層406、及びチャネル保護層468上に、ソース電極層、及びドレイン電極層(これと同じ層で形成される配線を含む)となる導電膜409を成膜する(図5(C)参照)。
【0168】
導電膜409としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0169】
次に、導電膜409に研磨(切削、研削)処理を行い、チャネル保護層468が露出するように導電膜409の一部を除去する。該研磨処理によって、酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409が除去され、該領域に開口を有する導電膜409aが形成される(図5(D)参照)。
【0170】
研磨(切削、研削)方法としては化学的機械研磨(CMP)処理を好適に用いることができる。本実施の形態では、CMP処理によって酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409を除去する。
【0171】
なお、CMP処理は、1回のみ行ってもよいし、複数回行ってもよい。複数回に分けてCMP処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、被研磨面の平坦性をより向上させることができる。
【0172】
なお、本実施の形態では、酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409の除去にCMP処理を用いたが、他の研磨(研削、切削)処理を用いてもよい。または、CMP処理等の研磨処理と、エッチング(ドライエッチング、ウェットエッチング)処理や、プラズマ処理などを組み合わせてもよい。例えば、CMP処理後、ドライエッチング処理やプラズマ処理(逆スパッタリングなど)を行い、処理表面の平坦性向上を図ってもよい。研磨処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、導電膜409の材料、膜厚、及び表面の凹凸状態に合わせて適宜設定すればよい。
【0173】
また、本実施の形態においては、導電膜409aの上端部は、チャネル保護層468の上端部と概略一致している。但し、導電膜409a(または、導電膜409aを加工して形成されるソース電極層410a、及びドレイン電極層410b)の形状は、導電膜409を除去する研磨処理の条件によって異なる。例えば、導電膜409aは、チャネル保護層468の表面より膜厚方向に後退した形状となる場合がある。
【0174】
次に、チャネル保護層468を除去し、続けて、導電膜409aをフォトリソグラフィ工程により加工して、ソース電極層410a、及びドレイン電極層410b(これと同じ層で形成される配線を含む)を形成する(図6(A)参照)。
【0175】
チャネル保護層468の除去方法に特に限定は無いが、ドライエッチング、またはウェットエッチングを用いることができる。チャネル保護層468を除去する際に、酸化物半導体層406に損傷を与えないような条件とすることが望ましい。また、図6(A)に示すように、チャネル保護層468を除去した段階で、酸化物半導体層406の上面は、ソース電極層410a、及びドレイン電極層410bの上面よりも低い位置となる。すなわち、酸化物半導体層406は、ソース電極層410a、及びドレイン電極層410bよりも膜厚が薄くなる。
【0176】
また、ソース電極層410a、及びドレイン電極層410bの膜厚は、例えば、3nm乃至30nm、好ましくは5nm乃至20nmとする。
【0177】
本実施の形態では、導電膜409を成膜し、研磨処理によって酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409を除去した後に、選択的にエッチング処理してソース電極層410a、及びドレイン電極層410bへと加工する方法を示したが、本発明の実施の形態はこれに限られない。成膜後の導電膜410を選択的にエッチング処理して加工したのち、研磨処理によって酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409を除去することで、ソース電極層410a、及びドレイン電極層410bを形成してもよい。但し、研磨処理に先立ってエッチング処理を行う場合には、エッチング処理によって酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409は除去しないものとする。
【0178】
また、本実施の形態では、チャネル保護層468を除去した後、導電膜409aを加工して、ソース電極層410a、及びドレイン電極層410bを形成する方法を示したが、本発明の実施の形態は、これに限られない。例えば、導電膜409aを加工して、ソース電極層410a、及びドレイン電極層410bを形成した後、チャネル保護層468を除去してもよい。ソース電極層410a、及びドレイン電極層410bを形成した後に、チャネル保護層468を除去することで、酸化物半導体層406は、ソース電極層410a、及びドレイン電極層410bを形成する際に使用するエッチングガス(例えば、塩素など)により、表面を曝されないため、好適である。
【0179】
また、本実施の形態で示すトランジスタの作製方法では、ソース電極層410a、及びドレイン電極層410bを形成する際に、酸化物半導体層406、及びチャネル保護層468と重畳する領域の導電膜409を除去する工程において、レジストマスクを用いたエッチング処理を用いないため、ソース電極層410a、及びドレイン電極層410bのチャネル長方向の幅が微細化されている場合でも精密な加工を正確に行うことができる。よって、半導体装置の作製工程において、形状や特性のばらつきの少ない微細な構造を有するトランジスタを、歩留まりよく作製することができる。
【0180】
次に、酸化物半導体層406、ソース電極層410a、及びドレイン電極層410b上にゲート絶縁層412を形成する。ゲート絶縁層412としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0181】
なお、ゲート絶縁層412が厚いほど短チャネル効果が顕著となり、例えば、nチャネル型のトランジスタの場合、しきい値電圧がマイナス側へ変動しやすい傾向となる。しかしながら、本実施の形態のトランジスタの作製方法においては、酸化物半導体層406上のチャネル保護層468が除去されている。また、ソース電極層410a、及びドレイン電極層410bの上面が研磨処理によって平坦化されているため、膜厚の薄いゲート絶縁層412を被覆性よく形成することができる。
【0182】
また、下地絶縁層404と同様に、ゲート絶縁層412は酸素過剰領域を有すると、ゲート絶縁層412に含まれる過剰な酸素によって、酸化物半導体層406の酸素欠損を補填することが可能であるため好ましい。ゲート絶縁層412が積層構造の場合は、少なくとも酸化物半導体層406と接する層において酸素過剰領域を有することが好ましい。ゲート絶縁層412に酸素過剰領域を設けるには、例えば、酸素雰囲気下にてゲート絶縁層412を成膜すればよい。または、成膜後のゲート絶縁層412に、酸素(少なくとも、酸素ラジカル、酸素原子、酸素イオンのいずれかを含む)を導入して、酸素過剰領域を形成しても良い。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法、プラズマ処理などを用いることができる。
【0183】
次に、ゲート絶縁層412を介して島状の酸化物半導体層406と重畳する領域にゲート電極層414を形成する(図6(B)参照)。ゲート電極層414としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0184】
次に、ゲート電極層414、及びゲート絶縁層412上に導電膜を成膜し、当該導電膜をエッチングして側壁層416a、及び側壁層416bを形成する(図6(C)参照)。側壁層416a、及び側壁層416bとしては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0185】
次に、ゲート絶縁層412、ゲート電極層414、側壁層416a、及び側壁層416b上に絶縁層418、及び絶縁層420を形成する。絶縁層418、及び絶縁層420としては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0186】
次に、絶縁層420、絶縁層418、及びゲート絶縁層412に、ソース電極層410a、またはドレイン電極層410bに達する開口を形成し、開口に配線層422a、及び配線層422bを形成する(図6(D)参照)。配線層422a、及び配線層422bとしては、実施の形態1に記載した構成と、同様の構成とすることで形成することができる。
【0187】
以上の工程によって、本実施の形態のトランジスタ440が形成される。
【0188】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【0189】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【0190】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0191】
(実施の形態3)
本実施の形態においては、実施の形態1の図1に示した半導体装置、及び実施の形態2の図4に示した半導体装置の変形例について、図7、及び図8を用いて説明を行う。なお、図1、及び図4で示した符号については、同様の符号を用い、その繰り返しの説明は省略する。
【0192】
〈半導体装置の構成例(変形例2)〉
図7(A)、及び図7(B)に半導体装置の例としてトランジスタ450の平面図、及び断面図を示す。図7(A)は、トランジスタ450の平面図であり、図7(B)は、図7(A)のX3−Y3における断面図に相当する。なお、図7(A)では、煩雑になることを避けるため、トランジスタ450の構成要素の一部(例えば、絶縁層420)を省略して図示している。
【0193】
図7(A)、及び図7(B)に示すトランジスタ450は、基板402上に、下地絶縁層404と、ソース電極層410a、及びドレイン電極層410bと、チャネル長方向の断面において、一方の側面がソース電極層410aと接し、他方の側面がドレイン電極層410bと接する酸化物半導体層406と、酸化物半導体層406の上面と接するチャネル保護層408と、チャネル保護層408、ソース電極層410a、及びドレイン電極層410bの上面と接するゲート絶縁層412と、チャネル保護層408、及びゲート絶縁層412を介して酸化物半導体層406と重畳する領域に設けられたゲート電極層414と、チャネル長方向の断面において、ゲート電極層414の一方の側面と接する第1の側壁層416aと、ゲート電極層414の他方の側面と接する第2の側壁層416bと、を含んで構成される。
【0194】
なお、図7に示すトランジスタ450において、実施の形態1の図1に示すトランジスタ430との相違は、酸化物半導体層406の構成である。トランジスタ450において、酸化物半導体層406は、一対の不純物領域(第1の不純物領域406a、及び第2の不純物領域406b)と、一対の不純物領域間に形成されたチャネル形成領域406cと、を有する。
【0195】
〈半導体装置の構成例(変形例3)〉
図8(A)、及び図8(B)に半導体装置の例としてトランジスタ460の平面図、及び断面図を示す。図8(A)は、トランジスタ460の平面図であり、図8(B)は、図8(A)のX4−Y4における断面図に相当する。なお、図8(A)では、煩雑になることを避けるため、トランジスタ450の構成要素の一部(例えば、絶縁層420)を省略して図示している。
【0196】
図8(A)、及び図8(B)に示すトランジスタ460は、基板402上に、下地絶縁層404と、ソース電極層410a、及びドレイン電極層410bと、チャネル長方向の断面において、一方の側面がソース電極層410aと接し、他方の側面がドレイン電極層410bと接する酸化物半導体層406と、酸化物半導体層406の上面と接し、ソース電極層410a、及びドレイン電極層410bを覆うゲート絶縁層412と、ゲート絶縁層412を介して酸化物半導体層406と重畳する領域に設けられたゲート電極層414と、チャネル長方向の断面において、ゲート電極層414の一方の側面と接する第1の側壁層416aと、ゲート電極層414の他方の側面と接する第2の側壁層416bと、を含んで構成される。
【0197】
なお、図8に示すトランジスタ460において、実施の形態2の図4に示すトランジスタ440との相違は、酸化物半導体層406の構成である。トランジスタ460において、酸化物半導体層406は、一対の不純物領域(第1の不純物領域406a、及び第2の不純物領域406b)と、一対の不純物領域間に形成されたチャネル形成領域406cと、を有する。
【0198】
本実施の形態で示すトランジスタ450、及びトランジスタ460に示すように、酸化物半導体層406に一対の不純物領域(第1の不純物領域406a、及び第2の不純物領域406b)と、を有することで、トランジスタのチャネル長を縮小することができる。
【0199】
また、本実施の形態で示すトランジスタ450、及びトランジスタ460は、チャネル長方向の断面において、一対の不純物領域、及びチャネル形成領域を含む酸化物半導体層406と、酸化物半導体層406の不純物領域と接するソース電極層410a、及びドレイン電極層410bと、を有する。これによって酸化物半導体層406とソース電極層410a、またはドレイン電極層410bとのコンタクト抵抗を低減することができ、オン特性(例えば、オン電流、または電界効果移動度)が高く、高速動作、高速応答が可能なトランジスタとすることができる。
【0200】
一対の不純物領域(第1の不純物領域406a、及び第2の不純物領域406b)の形成方法としては、例えば、ゲート電極層414を形成後、当該ゲート電極層414をマスクとして酸化物半導体層406へドーパントを導入して、自己整合的に第1の不純物領域406a、及び第2の不純物領域406bを形成することができる。
【0201】
なお、ドーパントは、酸化物半導体層406の導電率を変化させる不純物である。ドーパントとしては、15族元素(代表的にはリン(P)、砒素(As)、およびアンチモン(Sb))、ホウ素(B)、アルミニウム(Al)、窒素(N)、アルゴン(Ar)、ヘリウム(He)、ネオン(Ne)、インジウム(In)、フッ素(F)、塩素(Cl)、チタン(Ti)、及び亜鉛(Zn)のいずれかから選択される一以上を用いることができる。また、ドーパントの導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
【0202】
このように、ゲート電極層414をマスクとしてドーパントを導入することで、チャネル長方向の断面において、チャネル形成領域の長さを縮小することができる。よって、微細化されたトランジスタ450、及びトランジスタ460とすることができる。
【0203】
なお、図1、または図2に示すトランジスタ430、またはトランジスタ440のように、酸化物半導体層406に不純物領域を設けない構成とする場合、チャネル長方向の断面において、ゲート電極層414の幅を拡大してLov領域を設けることも可能である。但し、ゲート電極層414とソース電極層410a、またはドレイン電極層410bとのオーバーラップ長(Lov領域の幅)が大きいと、当該領域に生じる寄生容量が拡大してしまう。本実施の形態では、ゲート電極層414を微細化し、導電性の側壁層416a、及び側壁層416bをゲート電極層414に接して自己整合的に設けるため、微細なLov領域を精度よく形成することができる。
【0204】
本実施の形態に示すトランジスタは、作製工程において、酸化物半導体層上に、チャネル保護層を有する。このような構成とすることで、酸化物半導体層の損傷、または膜減りを抑制し、歩留まりよくトランジスタを作製することができる。
【0205】
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるため、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジスタサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。また、半導体装置が小型化されるため、同程度の大きさでさらに機能が高められた半導体装置を実現することができる。また、チャネル長の縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで、これに付随する様々な効果を得ることが可能である。
【0206】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0207】
(実施の形態4)
本実施の形態では、本明細書に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。
【0208】
図9は、半導体装置の構成の一例である。図9(A)に、半導体装置の断面図を、図9(B)に半導体装置の平面図を、図9(C)に半導体装置の回路図をそれぞれ示す。ここで、図9(A)は、図9(B)のC1−C2、及びD1−D2における断面に相当する。
【0209】
図9(A)、及び図9(B)に示す半導体装置は、下部に第1の半導体材料を用いたトランジスタ160を有し、上部に第2の半導体材料を用いたトランジスタ162を有するものである。トランジスタ162としては、実施の形態1で示すトランジスタ430の構造を適用する例である。
【0210】
ここで、第1の半導体材料と第2の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第1の半導体材料を酸化物半導体以外の半導体材料(シリコンなど)とし、第2の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
【0211】
なお、上記トランジスタは、いずれもnチャネル型トランジスタであるものとして説明するが、pチャネル型トランジスタを用いることができるのはいうまでもない。また、情報を保持するために酸化物半導体を用いた実施の形態1に示すようなトランジスタをトランジスタ162として用いる他、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
【0212】
図9(A)におけるトランジスタ160は、半導体材料(例えば、シリコンなど)を含む基板100に設けられたチャネル形成領域116と、チャネル形成領域116を挟むように設けられた不純物領域120と、不純物領域120に接する金属間化合物領域124と、チャネル形成領域116上に設けられたゲート絶縁層108と、ゲート絶縁層108上に設けられたゲート電極層110と、を有する。なお、図において、明示的にはソース電極層やドレイン電極層を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極層やドレイン電極層と表現することがある。つまり、本明細書において、ソース電極層との記載には、ソース領域が含まれうる。
【0213】
基板100上にはトランジスタ160を囲むように素子分離絶縁層106が設けられており、トランジスタ160を覆うように絶縁層128、及び絶縁層130が設けられている。なお、トランジスタ160において、ゲート電極層110の側面に側壁絶縁層(サイドウォール絶縁層)を設け、不純物濃度が異なる領域を含む不純物領域120としてもよい。
【0214】
単結晶半導体基板を用いたトランジスタ160は、高速動作が可能である。このため、当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高速に行うことができる。本実施の形態では、トランジスタ160を覆うように絶縁膜を2層形成する。但し絶縁膜は、単層としてもよいし、3層以上の積層としてもよい。トランジスタ162および容量素子164の形成前の処理として、トランジスタ160上に形成された絶縁膜にCMP処理を施して、平坦化した絶縁層128、絶縁層130を形成し、同時にゲート電極層110の上面を露出させる。
【0215】
絶縁層128、絶縁層130は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。絶縁層128、絶縁層130は、プラズマCVD法、またはスパッタリング法等を用いて形成することができる。
【0216】
また、ポリイミド、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料(low−k材料)等を用いることができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶縁層128、絶縁層130を形成してもよい。
【0217】
なお、本実施の形態において、絶縁層128として窒化シリコン膜を用い、絶縁層130として酸化シリコン膜を用いる。
【0218】
絶縁層130表面において、酸化物半導体層144の形成領域に、平坦化処理を行うことが好ましい。本実施の形態では、研磨処理(例えばCMP処理)により十分に平坦化した(好ましくは絶縁層130表面の平均面粗さは0.15nm以下)絶縁層130上に酸化物半導体層144を形成する。
【0219】
図9(A)に示すトランジスタ162は、酸化物半導体をチャネル形成領域に用いたトランジスタである。ここで、トランジスタ162に含まれる酸化物半導体層144は、高純度化されたものであることが望ましい。高純度化された酸化物半導体を用いることで、極めて優れたオフ特性のトランジスタ162を得ることができる。
【0220】
トランジスタ162は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
【0221】
トランジスタ162は、酸化物半導体層144上に、チャネル保護層145を有する。チャネル保護層145は、作製工程において、酸化物半導体層144を保護する機能を有する。また、チャネル保護層145は、トランジスタ162のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層144の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ162のサイズを十分に小さくすることが可能になる。
【0222】
また、トランジスタ162は、チャネル長方向の断面において、ゲート電極層148の側面に導電性を有する側壁層137a、及び側壁層137bを含むことで、当該導電性を有する側壁層137a、及び側壁層137bがゲート絶縁層146を介して電極層142a、または電極層142bと重畳するため、実質的にLov領域を有するトランジスタとすることができ、トランジスタ162のオン電流の低下を抑制することが可能となる。
【0223】
トランジスタ162上には、絶縁層132、絶縁層135、及び絶縁層150が単層または積層で設けられている。本実施の形態では、絶縁層132、及び絶縁層150として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度(膜密度3.2g/cm以上、好ましくは3.6g/cm以上)とすることによって、トランジスタ162に安定な電気特性を付与することができる。
【0224】
また、ゲート絶縁層146を介して、トランジスタ162の電極層142aと重畳する領域には、導電膜153が設けられており、電極層142aと、ゲート絶縁層146と、導電膜153とによって、容量素子164が構成される。すなわち、トランジスタ162の電極層142aは、容量素子164の一方の電極として機能し、導電膜153は、容量素子164の他方の電極として機能する。なお、容量が不要の場合には、容量素子164を設けない構成とすることもできる。また、容量素子164は、別途、トランジスタ162の上方に設けてもよい。
【0225】
本実施の形態において、導電膜153は、トランジスタ162のゲート電極層148と同一の作製工程によって形成することができる。なお、ゲート電極層148の側面に側壁層137a及び側壁層137bを形成する工程において、導電膜153の側面にも同様に側壁層を設けてもよい。
【0226】
絶縁層150上には、トランジスタ162と、他のトランジスタを接続するための配線156が設けられている。配線156は、絶縁層150、絶縁層135、絶縁層132、及びゲート絶縁層146などに形成された開口に形成された電極層136を介して電極層142bと電気的に接続される。
【0227】
図9(A)、及び図9(B)において、トランジスタ160と、トランジスタ162とは、少なくとも一部が重畳するように設けられており、トランジスタ160のソース領域またはドレイン領域と酸化物半導体層144の一部が重畳するように設けられているのが好ましい。また、トランジスタ162、及び容量素子164が、トランジスタ160の少なくとも一部と重畳するように設けられている。例えば、容量素子164の導電膜153は、トランジスタ160のゲート電極層110と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0228】
なお、電極層142b、及び配線156の電気的接続は、電極層136を設けずに電極層142b及び配線156を直接接触させて行ってもよい。また、間に介する電極層は、複数でもよい。
【0229】
次に、図9(A)、及び図9(B)に対応する回路構成の一例を図9(C)に示す。
【0230】
図9(C)において、第1の配線(1st Line)とトランジスタ160のソース電極層、またはドレイン電極層の一方とは、電気的に接続され、第2の配線(2nd Line)とトランジスタ160のソース電極層、またはドレイン電極層の他方とは、電気的に接続されている。また、第3の配線(3rd Line)とトランジスタ162のソース電極層またはドレイン電極層の一方とは、電気的に接続され、第4の配線(4th Line)と、トランジスタ162のゲート電極層とは、電気的に接続されている。そして、トランジスタ160のゲート電極層と、トランジスタ162のソース電極層またはドレイン電極層の他方は、容量素子164の電極の一方と電気的に接続され、第5の配線(5th Line)と、容量素子164の電極の他方は電気的に接続されている。
【0231】
図9(C)に示す半導体装置では、トランジスタ160のゲート電極層の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
【0232】
情報の書き込みおよび保持について説明する。まず、第4の配線の電位を、トランジスタ162がオン状態となる電位にして、トランジスタ162をオン状態とする。これにより、第3の配線の電位が、トランジスタ160のゲート電極層、および容量素子164に与えられる。すなわち、トランジスタ160のゲート電極層には、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷という)のいずれかが与えられるものとする。その後、第4の配線の電位を、トランジスタ162がオフ状態となる電位にして、トランジスタ162をオフ状態とすることにより、トランジスタ160のゲート電極層に与えられた電荷が保持される(保持)。
【0233】
トランジスタ162のオフ電流は極めて小さいため、トランジスタ160のゲート電極層の電荷は長時間にわたって保持される。
【0234】
次に情報の読み出しについて説明する。第1の配線に所定の電位(定電位)を与えた状態で、第5の配線に適切な電位(読み出し電位)を与えると、トランジスタ160のゲート電極層に保持された電荷量に応じて、第2の配線は異なる電位をとる。一般に、トランジスタ160をnチャネル型とすると、トランジスタ160のゲート電極層にHighレベル電荷が与えられている場合の見かけのしきい値Vth_Hは、トランジスタ160のゲート電極層にLowレベル電荷が与えられている場合の見かけのしきい値Vth_Lより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ160を「オン状態」とするために必要な第5の配線の電位をいうものとする。したがって、第5の配線の電位をVth_HとVth_Lの間の電位Vとすることにより、トランジスタ160のゲート電極層に与えられた電荷を判別できる。例えば、書き込みにおいて、Highレベル電荷が与えられていた場合には、第5の配線の電位がV(>Vth_H)となれば、トランジスタ160は「オン状態」となる。Lowレベル電荷が与えられていた場合には、第5の配線の電位がV(<Vth_L)となっても、トランジスタ160は「オフ状態」のままである。このため、第2の配線の電位を見ることで、保持されている情報を読み出すことができる。
【0235】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極層の状態にかかわらずトランジスタ160が「オフ状態」となるような電位、つまり、Vth_Hより小さい電位を第5の配線に与えればよい。または、ゲート電極層の状態にかかわらずトランジスタ160が「オン状態」となるような電位、つまり、Vth_Lより大きい電位を第5の配線に与えればよい。
【0236】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合(ただし、電位は固定されていることが望ましい)であっても、長期にわたって記憶内容を保持することが可能である。
【0237】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
【0238】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【0239】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【0240】
(実施の形態5)
本実施の形態においては、実施の形態1に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態4に示した構成と異なる構成について、図10、及び図11を用いて説明を行う。
【0241】
図10(A)は、半導体装置の回路構成の一例を示し、図10(B)は半導体装置の一例を示す概念図である。まず、図10(A)に示す半導体装置について説明を行い、続けて図10(B)に示す半導体装置について、以下説明を行う。
【0242】
図10(A)に示す半導体装置において、ビット線BLとトランジスタ162のソース電極層、またはドレイン電極層の一方とは電気的に接続され、ワード線WLとトランジスタ162のゲート電極層とは電気的に接続され、トランジスタ162のソース電極層、またはドレイン電極層の他方と容量素子254の第1の端子とは電気的に接続されている。
【0243】
次に、図10(A)に示す半導体装置(メモリセル250)に、情報の書き込みおよび保持を行う場合について説明する。
【0244】
まず、ワード線WLの電位を、トランジスタ162がオン状態となる電位として、トランジスタ162をオン状態とする。これにより、ビット線BLの電位が、容量素子254の第1の端子に与えられる(書き込み)。その後、ワード線WLの電位を、トランジスタ162がオフ状態となる電位として、トランジスタ162をオフ状態とすることにより、容量素子254の第1の端子の電位が保持される(保持)。
【0245】
酸化物半導体を用いたトランジスタ162は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ162をオフ状態とすることで、容量素子254の第1の端子の電位(あるいは、容量素子254に蓄積された電荷)を極めて長時間にわたって保持することが可能である。
【0246】
次に、情報の読み出しについて説明する。トランジスタ162がオン状態となると、浮遊状態であるビット線BLと容量素子254とが導通し、ビット線BLと容量素子254の間で電荷が再分配される。その結果、ビット線BLの電位が変化する。ビット線BLの電位の変化量は、容量素子254の第1の端子の電位(あるいは容量素子254に蓄積された電荷)によって、異なる値をとる。
【0247】
例えば、容量素子254の第1の端子の電位をV、容量素子254の容量をC、ビット線BLが有する容量成分(以下、ビット線容量とも呼ぶ)をCB、電荷が再分配される前のビット線BLの電位をVB0とすると、電荷が再分配された後のビット線BLの電位は、(CB×VB0+C×V)/(CB+C)となる。従って、メモリセル250の状態として、容量素子254の第1の端子の電位がV1とV0(V1>V0)の2状態をとるとすると、電位V1を保持している場合のビット線BLの電位(=CB×VB0+C×V1)/(CB+C))は、電位V0を保持している場合のビット線BLの電位(=CB×VB0+C×V0)/(CB+C))よりも高くなることがわかる。
【0248】
そして、ビット線BLの電位を所定の電位と比較することで、情報を読み出すことができる。
【0249】
このように、図10(A)に示す半導体装置は、トランジスタ162のオフ電流が極めて小さいという特徴から、容量素子254に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
【0250】
次に、図10(B)に示す半導体装置について、説明を行う。
【0251】
図10(B)に示す半導体装置は、上部に記憶回路として、図10(A)に示したメモリセル250の構成を含むメモリセルアレイ251aと、メモリセルアレイ251bと、を有する。なお、ここでは複数のメモリセルアレイ(メモリセルアレイ251a、及びメモリセルアレイ251b)をメモリセルアレイ251と記載する。
【0252】
また、図10(B)に示す半導体装置は、下部にメモリセルアレイ251を動作させるために必要な周辺回路253を有する。なお、周辺回路253は、メモリセルアレイ251と電気的に接続されている。
【0253】
図10(B)に示した構成とすることにより、周辺回路253をメモリセルアレイ251(メモリセルアレイ251a、及びメモリセルアレイ251b)の直下に設けることができるため半導体装置の小型化を図ることができる。
【0254】
周辺回路253に設けられるトランジスタは、トランジスタ162とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トランジスタにより、高速動作が要求される各種回路(論理回路、駆動回路など)を好適に実現することが可能である。
【0255】
なお、図10(B)に示した半導体装置では、メモリセルアレイ251(メモリセルアレイ251aと、メモリセルアレイ251bが積層された構成)を例示したが、積層するメモリセルアレイの数はこれに限定されない。3つ以上のメモリセルアレイを積層する構成としても良い。
【0256】
次に、図10(A)に示したメモリセル250の具体的な構成について図11を用いて説明を行う。
【0257】
図11は、メモリセル250の構成の一例である。図11(A)に、メモリセル250の断面図を、図11(B)にメモリセル250の平面図をそれぞれ示す。ここで、図11(A)は、図11(B)のF1−F2、及びG1−G2における断面に相当する。
【0258】
図11(A)、及び図11(B)に示すトランジスタ162は、実施の形態1で示した構成と同一の構成とすることができる。
【0259】
トランジスタ162は、チャネル長方向の断面において、ゲート電極層148の側面に導電性を有する側壁層137a、及び側壁層137bを含むことで、当該導電性を有する側壁層137a、及び側壁層137bがゲート絶縁層146を介して電極層142a、または電極層142bと重畳するため、実質的にLov領域を有するトランジスタとすることができ、トランジスタ162のオン電流の低下を抑制することが可能となる。
【0260】
また、トランジスタ162は、酸化物半導体層144上に、チャネル保護層145を有する。チャネル保護層145は、作製工程において、酸化物半導体層144を保護する機能を有する。また、チャネル保護層145は、トランジスタ162のゲート絶縁層の一部としての機能も有する。このような構成とすることで、酸化物半導体層144の損傷、または膜減りが抑制されている。したがって、微細化に伴う問題点を解消することができるため、結果として、トランジスタ162のサイズを十分に小さくすることが可能になる。
【0261】
ゲート絶縁層146を介して、トランジスタ162の電極層142aと重畳する領域には、導電膜262が設けられており、電極層142aと、ゲート絶縁層146と、導電膜262とによって、容量素子254が構成される。すなわち、トランジスタ162の電極層142aは、容量素子254の一方の電極として機能し、導電膜262は、容量素子254の他方の電極として機能する。
【0262】
トランジスタ162、及び容量素子254上には、絶縁層132、絶縁層135及び絶縁層256が単層または積層で設けられている。そして、絶縁層256上には、隣接するメモリセルと接続するための配線260が設けられている。配線260は、絶縁層256、絶縁層135、絶縁層132、及びゲート絶縁層146などに形成された開口を介してトランジスタ162の電極層142bと電気的に接続されている。但し、配線260と電極層142bとを直接接続してもよい。なお、配線260は、図10(A)の回路図におけるビット線BLに相当する。
【0263】
図11(A)、及び図11(B)において、トランジスタ162の電極層142bは、隣接するメモリセルに含まれるトランジスタのソース電極層としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
【0264】
以上のように、多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
【0265】
このように、酸化物半導体以外の材料を用いたトランジスタ(換言すると、十分な高速動作が可能なトランジスタ)を用いた周辺回路と、酸化物半導体を用いたトランジスタ(より広義には、十分にオフ電流が小さいトランジスタ)を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【0266】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装置、及び該半導体装置の作製方法を提供することができる。
【0267】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
【0268】
(実施の形態6)
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図12乃至図15を用いて説明する。
【0269】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにSRAMまたはDRAMが使用されている。SRAMまたはDRAMが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、SRAMまたはDRAMを画像データの一時記憶に用いた場合、以下の特徴がある。
【0270】
通常のSRAMは、図12(A)に示すように1つのメモリセルがトランジスタ801〜806の6個のトランジスタで構成されており、それをXデコーダー807、Yデコーダー808にて駆動している。トランジスタ803とトランジスタ805、トランジスタ804とトランジスタ806はインバータを構成し、高速駆動を可能としている。しかし1つのメモリセルが6トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をFとしたときにSRAMのメモリセル面積は通常100〜150Fである。このためSRAMはビットあたりの単価が各種メモリの中で最も高い。
【0271】
それに対して、DRAMはメモリセルが図12(B)に示すようにトランジスタ811、保持容量812によって構成され、それをXデコーダー813、Yデコーダー814にて駆動している。1つのセルが1トランジスタ1容量の構成になっており、面積が小さい。DRAMのメモリセル面積は通常10F以下である。ただし、DRAMは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費する。
【0272】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、10F前後であり、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ消費電力が低減することができる。
【0273】
次に、図13に携帯機器のブロック図を示す。図13に示す携帯機器はRF回路901、アナログベースバンド回路902、デジタルベースバンド回路903、バッテリー904、電源回路905、アプリケーションプロセッサ906、フラッシュメモリ910、ディスプレイコントローラ911、メモリ回路912、ディスプレイ913、タッチセンサ919、音声回路917、キーボード918などより構成されている。ディスプレイ913は表示部914、ソースドライバ915、ゲートドライバ916によって構成されている。アプリケーションプロセッサ906はCPU907、DSP908、インターフェイス909(IF909)を有している。一般にメモリ回路912はSRAMまたはDRAMで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0274】
次に、図14に、ディスプレイのメモリ回路950に先の実施の形態で説明した半導体装置を使用した例を示す。図14に示すメモリ回路950は、メモリ952、メモリ953、スイッチ954、スイッチ955およびメモリコントローラ951により構成されている。また、メモリ回路は、信号線から入力された画像データ(入力画像データ)、メモリ952、及びメモリ953に記憶されたデータ(記憶画像データ)を読み出し、及び制御を行うディスプレイコントローラ956と、ディスプレイコントローラ956からの信号により表示するディスプレイ957が接続されている。
【0275】
まず、ある画像データがアプリケーションプロセッサ(図示しない)によって、形成される(入力画像データA)。入力画像データAは、スイッチ954を介してメモリ952に記憶される。そしてメモリ952に記憶された画像データ(記憶画像データA)は、スイッチ955、及びディスプレイコントローラ956を介してディスプレイ957に送られ、表示される。
【0276】
入力画像データAに変更が無い場合、記憶画像データAは、通常30〜60Hz程度の周期でメモリ952からスイッチ955を介して、ディスプレイコントローラ956から読み出される。
【0277】
次に、例えばユーザーが画面を書き換える操作をしたとき(すなわち、入力画像データAに変更が有る場合)、アプリケーションプロセッサは新たな画像データ(入力画像データB)を形成する。入力画像データBはスイッチ954を介してメモリ953に記憶される。この間も定期的にメモリ952からスイッチ955を介して記憶画像データAは読み出されている。メモリ953に新たな画像データ(記憶画像データB)が記憶し終わると、ディスプレイ957の次のフレームより、記憶画像データBは読み出され、スイッチ955、及びディスプレイコントローラ956を介して、ディスプレイ957に記憶画像データBが送られ、表示がおこなわれる。この読み出しはさらに次に新たな画像データがメモリ952に記憶されるまで継続される。
【0278】
このように、メモリ952及びメモリ953は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ957の表示をおこなう。なお、メモリ952及びメモリ953はそれぞれ別のメモリには限定されず、1つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ952及びメモリ953に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0279】
次に、図15に電子書籍のブロック図を示す。図15は、バッテリー1001、電源回路1002、マイクロプロセッサ1003、フラッシュメモリ1004、音声回路1005、キーボード1006、メモリ回路1007、タッチパネル1008、ディスプレイ1009、ディスプレイコントローラ1010によって構成される。
【0280】
ここでは、図15のメモリ回路1007に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路1007の役割は書籍の内容を一時的に保持する機能を持つ。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合にはフラッシュメモリ1004にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【0281】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力を低減した携帯機器が実現される。
【0282】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
【符号の説明】
【0283】
100 基板
106 素子分離絶縁層
108 ゲート絶縁層
110 ゲート電極層
116 チャネル形成領域
120 不純物領域
124 金属間化合物領域
128 絶縁層
130 絶縁層
132 絶縁層
135 絶縁層
136 電極層
137a 側壁層
137b 側壁層
142a 電極層
142b 電極層
144 酸化物半導体層
145 チャネル保護層
146 ゲート絶縁層
148 ゲート電極層
150 絶縁層
153 導電膜
156 配線
160 トランジスタ
162 トランジスタ
164 容量素子
250 メモリセル
251 メモリセルアレイ
251a メモリセルアレイ
251b メモリセルアレイ
253 周辺回路
254 容量素子
256 絶縁層
260 配線
262 導電膜
401 ゲート電極層
402 基板
404 下地絶縁層
405 酸化物半導体層
406 酸化物半導体層
406a 第1の不純物領域
406b 第2の不純物領域
406c チャネル形成領域
407 保護層
408 チャネル保護層
409 導電膜
409a 導電膜
410 導電膜
410a ソース電極層
410b ドレイン電極層
412 ゲート絶縁層
414 ゲート電極層
416a 側壁層
416b 側壁層
418 絶縁層
420 絶縁層
422a 配線層
422b 配線層
430 トランジスタ
440 トランジスタ
450 トランジスタ
460 トランジスタ
467 保護層
468 チャネル保護層
801 トランジスタ
803 トランジスタ
804 トランジスタ
805 トランジスタ
806 トランジスタ
807 Xデコーダー
808 Yデコーダー
811 トランジスタ
812 保持容量
813 Xデコーダー
814 Yデコーダー
901 RF回路
902 アナログベースバンド回路
903 デジタルベースバンド回路
904 バッテリー
905 電源回路
906 アプリケーションプロセッサ
907 CPU
908 DSP
909 インターフェイス
910 フラッシュメモリ
911 ディスプレイコントローラ
912 メモリ回路
913 ディスプレイ
914 表示部
915 ソースドライバ
916 ゲートドライバ
917 音声回路
918 キーボード
919 タッチセンサ
950 メモリ回路
951 メモリコントローラ
952 メモリ
953 メモリ
954 スイッチ
955 スイッチ
956 ディスプレイコントローラ
957 ディスプレイ
1001 バッテリー
1002 電源回路
1003 マイクロプロセッサ
1004 フラッシュメモリ
1005 音声回路
1006 キーボード
1007 メモリ回路
1008 タッチパネル
1009 ディスプレイ
1010 ディスプレイコントローラ

【特許請求の範囲】
【請求項1】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接するチャネル保護層と、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層の上面と接するゲート絶縁層と、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第1の側壁層と、前記ゲート電極層の他方の側面と接する第2の側壁層と、を有し、
前記第1の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第2の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第1の側壁層、及び前記第2の側壁層は、導電性を有する半導体装置。
【請求項2】
ソース電極層、及びドレイン電極層と、
チャネル長方向の断面において、一方の側面が前記ソース電極層と接し、他方の側面が前記ドレイン電極層と接する酸化物半導体層と、
前記酸化物半導体層の上面と接し、前記ソース電極層、及び前記ドレイン電極層を覆うゲート絶縁層と、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳する領域に設けられたゲート電極層と、
チャネル長方向の断面において、前記ゲート電極層の一方の側面と接する第1の側壁層と、前記ゲート電極層の他方の側面と接する第2の側壁層と、を有し、
前記酸化物半導体層の上面は、前記ソース電極層及び前記ドレイン電極層の上面よりも下方に形成され、
前記第1の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ソース電極層上に設けられ、
前記第2の側壁層の少なくとも一部は、前記ゲート絶縁層を介して前記ドレイン電極層上に設けられ、
前記第1の側壁層及び前記第2の側壁層は、導電性を有する半導体装置。
【請求項3】
請求項1または請求項2において、
前記酸化物半導体層は、
前記ソース電極層と少なくとも一部が接する第1の不純物領域と、
前記ドレイン電極層と少なくとも一部が接する第2の不純物領域と、を有する半導体装置。
【請求項4】
請求項1または請求項2において、
前記酸化物半導体層は、
前記ソース電極層、及び前記ドレイン電極層よりも膜厚が薄い半導体装置。
【請求項5】
請求項1乃至請求項4のいずれか一において、
前記第1の側壁層、前記第2の側壁層、及び前記ゲート電極層上に設けられた絶縁層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第1の開口を介して、前記ソース電極層と電気的に接続する第1の配線層と、
前記絶縁層及び前記ゲート絶縁層に設けられた第2の開口を介して、前記ドレイン電極層と電気的に接続する第2の配線層と、を有する半導体装置。
【請求項6】
請求項5において、
前記絶縁層は、酸化アルミニウム層を含む半導体装置。
【請求項7】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記チャネル保護層、及び前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第1の側壁層、または第2の側壁層を形成する半導体装置の作製方法。
【請求項8】
酸化物半導体層を形成し、
前記酸化物半導体層に接する絶縁層を形成し、
前記酸化物半導体層、及び前記絶縁層を加工して、島状の酸化物半導体層、及び島状のチャネル保護層を形成し、
前記酸化物半導体層、及び前記チャネル保護層を覆う導電膜を形成し、
前記酸化物半導体層、及び前記チャネル保護層と重畳する領域の前記導電膜を、化学的機械研磨処理により除去して開口を有する導電膜とし、
前記開口を有する導電膜を加工して、ソース電極層、及びドレイン電極層を形成し、
前記チャネル保護層を除去し、
前記酸化物半導体層、前記ソース電極層、及び前記ドレイン電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層を介して前記酸化物半導体層と重畳するゲート電極層を形成し、
前記ゲート電極層の側面に接して前記ソース電極層、または前記ドレイン電極層と重畳する領域に、導電性を有する第1の側壁層、または第2の側壁層を形成する半導体装置の作製方法。

【図1】
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【図2】
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【図3】
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【図4】
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【図5】
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【図6】
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【図7】
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【図8】
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【図9】
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【図10】
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【図11】
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【図12】
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【図13】
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【図14】
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【図15】
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【公開番号】特開2013−102151(P2013−102151A)
【公開日】平成25年5月23日(2013.5.23)
【国際特許分類】
【出願番号】特願2012−226757(P2012−226757)
【出願日】平成24年10月12日(2012.10.12)
【出願人】(000153878)株式会社半導体エネルギー研究所 (5,264)
【Fターム(参考)】