【課題】半導体チップに構成されるメモリコアにおける電源系を容易に分離可能な配線構造を実現しスループットの向上が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体チップＣ１に複数のメモリコア（ＤＲＡＭコア）が構成される。各メモリコアは、第１電源によって動作しパラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、第１電源と分離された第２電源によって動作しデータバスを伝送されるパラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と含む。第１貫通電極群２３は、第１回路領域に第１電源を供給する複数の貫通電極をＹ方向に並べて配置され、第２貫通電極群２１は、第２回路領域に第２電源を供給する複数の貫通電極をＹ方向と交差するＸ方向に並べて配置される、それぞれの貫通電極群を経由して第１及び第２電源の配線群が互いに分離した配置で形成される。 （もっと読む）

【課題】半導体装置の特性を損なうことがない半導体装置およびその作製方法を提供する。
【解決手段】酸化物半導体層を含むトランジスタ（半導体装置）において、電極層を酸化物半導体層の下部に接して形成し、不純物を添加する処理により酸化物半導体層に自己整合的にチャネル形成領域と、チャネル形成領域を挟むように一対の低抵抗領域を形成する。また、電極層および低抵抗領域と電気的に接続する配線層を絶縁層の開口を介して設ける。 （もっと読む）

【課題】
実施形態は、ゲート配線の抵抗が増大することを防止可能な半導体装置の製造方法を提供する。
【解決手段】
本実施形態の半導体装置の製造方法は、第１領域及び第２領域の半導体素子を形成するために、半導体基板、前記半導体基板上の第１絶縁膜、前記第１絶縁膜上の電荷蓄積層を積層し、所望のトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記素子分離膜及び前記電荷蓄積層上にストッパー膜３０を形成する工程と、前記第２領域を第２絶縁膜で被膜し、前記第１領域の前記ストッパー膜３０と前記素子分離膜をエッチバックする工程と、前記エッチバックされた素子分離膜、前記電荷蓄積層、第２領域の前記ストッパー膜３０上に第３絶縁膜を介して配線を形成する工程とを備えることを特徴とする。 （もっと読む）

【課題】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置の形成プロセスを簡略化できるようにする。
【解決手段】半導体基板に形成されたプレーナ型トランジスタと３次元トランジスタを含む半導体装置であり、前記プレーナ型トランジスタ、前記３次元トランジスタはともに高誘電率材料によるゲート絶縁膜を有し、前記プレーナ型トランジスタは、前記ゲート絶縁膜上に、下側が第１のメタル材料（Ａ）、上側が第２のメタル材料（Ｂ）からなるゲート電極を有し、前記３次元トランジスタは埋め込みゲート電極を有し、該埋め込みゲート電極の下側のほうに前記第１のメタル材料（Ａ）と同一の材料が、該埋め込みゲート電極の上側のほうに前記第２のメタル材料（Ｂ）と同一の材料がそれぞれ使用されている。 （もっと読む）

【課題】ゲート電極膜に注入したイオンがチャネル領域に達してＭＩＳＦＥＴの電気特性に影響を与えていた。
【解決手段】半導体基板の主面上にゲート絶縁膜を介して形成されるとともに、第１導電型となる不純物を含んだシリコンを主体とする第１ゲート電極膜と、前記第１ゲート電極膜上に形成されるとともに、酸素及び窒素のうち一方又は両方を含んだシリコンを主体とする介在層と、前記第１ゲート電極膜上に前記介在層を介して形成されるとともに、前記第１導電型となる不純物を含んだシリコンを主体とする第２ゲート電極膜と、を含む電界効果トランジスタを有する。 （もっと読む）

【課題】結晶性の優れた酸化物半導体層を形成して電気特性の優れたトランジスタを製造
可能とし、大型の表示装置や高性能の半導体装置等の実用化を図ることを目的の一つとす
る。
【解決手段】第１の加熱処理で第１の酸化物半導体層を結晶化し、その上部に第２の酸化
物半導体層を形成し、温度と雰囲気の異なる条件で段階的に行われる第２の加熱処理によ
って表面と略垂直な方向にｃ軸が配向する結晶領域を有する酸化物半導体層の形成と酸素
欠損の補填を効率良く行い、酸化物半導体層上に接する酸化物絶縁層を形成し、第３の加
熱処理を行うことにより、酸化物半導体層に再度酸素を供給し、酸化物絶縁層上に、水素
を含む窒化物絶縁層を形成し、第４の加熱処理を行うことにより、少なくとも酸化物半導
体層と酸化物絶縁層の界面に水素を供給する。 （もっと読む）

【課題】非選択メモリセルに流れる逆方向電流を低減させた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る不揮発性半導体記憶装置は、複数のメモリセルを有するメモリセルアレイと、選択第１配線に選択第１配線電圧を供給し、非選択第１配線に非選択第１配線電圧を供給する第１配線制御回路と、アクセス対象となるメモリセルに接続された第２配線である選択第２配線に選択第２配線電圧を供給し、その他の第２配線である非選択第２配線に非選択第２配線電圧を供給する第２配線制御回路とを備え、メモリセルは、第１ダイオードのアノード側に第２配線が接続され、第１ダイオードのカソード側に第１配線が接続され、メモリセルアレイは、第２配線制御回路及びメモリセル間の第２配線に挿入され、第２配線制御回路側をアノード、メモリセル側をカソードとする第２ダイオードを有することを特徴とする。 （もっと読む）

【課題】高集積化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、一方向を長手方向とした第１アクティブエリアと、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形である第１ウェルコンタクト層と、前記第１アクティブエリアにおいて前記一方向に沿って断続的に形成され、第２導電形である複数の第１ソース・ドレイン層と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形である第２ウェルコンタクト層と、前記第２アクティブエリアにおいて前記一方向に沿って断続的に形成され、第１導電形である複数の第２ソース・ドレイン層と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。 （もっと読む）

【課題】レイアウト面積の増大を抑制することができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、２つのメモリセルアレイ１０Ｕ，１０Ｄと、それら２つのメモリセルアレイ１０Ｕ，１０Ｄで共有されるセンスアンプ３０と、メモリセルアレイ１０Ｕ，１０Ｄからのデータ読み出しを制御する制御回路５０とを有している。メモリセルアレイ１０Ｕは、ｍ本のワード線ＷＬ０Ｕ〜ＷＬｍＵと、ｎ本のビット線ＢＬ０Ｕ〜ＢＬ１５Ｕと、これらワード線ＷＬ０Ｕ〜ＷＬｍＵとビット線ＢＬ０Ｕ〜ＢＬ１５Ｕの交差点に設けられたメモリセルＭＣと、ビット線ＢＬ０Ｕ〜ＢＬ１５Ｕとダミーワード線ＤＷＬＵとの交差点に設けられたダミーセルＤＭＣとを有している。制御回路５０は、一方のメモリセルアレイからデータを読み出す場合に、他方のメモリセルアレイのダミーワード線を活性化してダミーセルによりセンスアンプ３０のリファレンスレベルを生成する。 （もっと読む）

【課題】素子分離すべき領域にダミーの補助ゲートを配置することで、電気的に分離する方法（ＦＳ方式）を採用しつつ、補助ゲートに給電するための新たな専用の配線を設けることによるチップの縮小化の弊害を解消する半導体装置を提供する。
【解決手段】半導体基板２に埋め込み形成された素子分離膜によって、複数のセル部活性領域が区画された半導体装置１であって、半導体基板２に設けられたゲート溝内に、ゲート絶縁膜を介して形成された補助セルゲート２８ａが、半導体基板２と電気的に接続されている。 （もっと読む）

【課題】大容量なメモリ用シフトレジスタを提供する。
【解決手段】メモリ用シフトレジスタは、基板１０１と、基板１０１上に形成され、基板１０１の主面に垂直な軸Ｌの周りを回転する螺旋形状を有するチャネル層１１１とを備える。さらに、メモリ用シフトレジスタは、基板１０１上に形成され、軸Ｌに平行な方向に延びており、チャネル層１１１内の電荷を転送するために使用される３本以上の制御電極１１２１，１１２２，１１２３を備える。 （もっと読む）

【課題】選択メモリセルトランジスタに電荷を蓄積する際の電圧を従来よりも自由に設定し得る不揮発性半導体記憶装置を提案する。
【解決手段】不揮発性半導体記憶装置1では、選択メモリセルトランジスタ115に電荷を蓄積させる際、電圧の高い書き込み禁止電圧をＰ型ＭＯＳトランジスタ9bから印加し、電圧の低い書き込み電圧をＮ型ＭＯＳトランジスタ15aから印加して、選択メモリセルトランジスタ115又は非選択メモリセルトランジスタ116へ電圧を印加する役割分担を、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aに分けたことで、Ｐ型ＭＯＳトランジスタ9b及びＮ型ＭＯＳトランジスタ15aそれぞれのゲート電圧やソース電圧を個別に調整でき、最終的にゲート基板間電圧を例えば4［V］等に設定し得る。 （もっと読む）

【課題】微細化されても、コントロールゲートとフローティングゲートとの間のカップリング容量比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。第１の絶縁膜は、半導体基板上に形成されている。フローティングゲートは、第１の絶縁膜上に設けられた第１のフローティングゲート部分、第１のフローティングゲート部分上に設けられた中間絶縁膜、および、中間絶縁膜上に設けられた第２のフローティングゲート部分を含み、電荷を蓄積可能に構成されている。第２の絶縁膜は、フローティングゲートの上面および側面に設けられている。コントロールゲートは、第２の絶縁膜を介してフローティングゲートの上面および側面に対向し、フローティングゲートの電圧を制御する。フローティングゲートの側面において中間絶縁膜が第１および第２のフローティングゲート部分に対して窪んでいる。 （もっと読む）

【課題】論理素子のｎチャネルＭＯＳトランジスタに十分な膜厚の引張応力膜を形成し、メモリ素子がゲート電極間の層間絶縁膜の埋込不良を生じない製造方法の提供。
【解決手段】論理素子は、第１及び第２のｎチャネルＭＯＳトランジスタを含み、第１のゲート高さＧ_Ｈ１及び第１のゲート長を有するゲート電極を有し、ゲート電極は第１の間隔Ｄを有し、メモリ素子は、第３および第４のｎチャネルＭＯＳトランジスタを含み、ゲート高さＧ_Ｈ２および第２のゲート長を有するゲート電極を含み、論理素子及びメモリ素子は第１の引張応力膜６４で覆われ、論理素子は、さらに第２の引張応力膜６５で覆われ、論理素子及びメモリ素子のゲート間に形成された引張応力膜の最小距離は各々第１の距離Ｌ_Ｌ及び第１の距離Ｌ_Ｍで隔てられ、第１のアスペクト比（Ｇ_Ｈ１／Ｌ_Ｌ）と、第２のアスペクト比（Ｇ_Ｈ２／Ｌ_Ｍ）とは略等しい。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。
【解決手段】第１導電体２５ａのコンタクト領域CR上の第２絶縁膜２６を除去する工程と、第２絶縁膜２６の上に第２導電膜３０を形成する工程と、第１導電体２５ａのコンタクト領域CR上の第２導電膜３０を除去し、該第２導電膜３０を第２導電体３０ａとする工程と、第２導電体３０ａを覆う層間絶縁膜（第３絶縁膜）４４を形成する工程と、コンタクト領域CR上の層間絶縁膜４４に、第２絶縁膜２６から離間する第１ホール４４ａを形成する工程と、コンタクト領域CRと電気的に接続される導電性プラグ４５ａを第１ホール４４ａ内に形成する工程と、を有する半導体装置の製造方法による。 （もっと読む）

【課題】メサ状構造の抵抗変化素子の外周部の耐圧を増加させることで、低抵抗経路の形成される位置を制御することで電気特性の歩留まりが良く、高集積化可能な抵抗変化素子を提供することを目的とする。
【解決手段】第１の電極と、当該第１の電極の上に形成された抵抗変化層と、当該抵抗変化層の上に形成された第２の電極と、を少なくとも備え、前記抵抗変化層は、遷移金属酸化物を少なくとも含み、前記抵抗変化層の外周部の酸素濃度は、内部の酸素濃度より高いことを特徴とする。 （もっと読む）

【課題】チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。 （もっと読む）

【課題】安定したスイッチング動作を低コストで実行する抵抗変化型不揮発性記憶装置を提供する。
【解決手段】抵抗変化型不揮発性記憶装置は、第１配線３と、第１配線３上に形成された層間絶縁層５３と、層間絶縁膜５３上に形成された第２配線６と、第１配線３と第２配線６との間に形成された抵抗変化型素子１１とを具備する。層間絶縁層５３は、第１配線３と第２配線６とに挟まれるように形成され、第１配線３の幅以下の幅を有するホール９を備える。抵抗変化型素子１１は、第１配線３と接して、ホール９の底部に形成された下部電極１３と、下部電極１３上に形成された抵抗変化層１２と、抵抗変化層１２上に形成された上部電極１１とを備える。下部電極１３、抵抗変化層１２及び上部電極１１は、ホール９の内部に形成される。第１配線３は銅を含み、下部電極１３、１３ａはルテニウム、タングステン、コバルト、白金、金、ロジウム、イリジウム及びパラジウムからなる群から選択される少なくとも一種の金属を含んでいる。 （もっと読む）

【課題】製造工程を簡略化出来る半導体記憶装置の製造方法を提供すること。
【解決手段】実施形態の半導体記憶装置の製造方法は、第１配線層４２及び前記第１メモリセル層４３〜４７をパターニングすることにより、第１方向Ｄ１に沿ったストライプ形状の第１構造を第１領域２０に形成し、第２構造ＤＭ１を第２領域２１に形成することと、第１構造及び前記第２構造ＤＭ１上に順次形成した第２配線層５４及び第２メモリセル層５５〜５９をパターニングすることにより、第１方向Ｄ１と異なる第２方向Ｄ２に沿ったストライプ形状を有し、且つ第２領域２１における第２構造ＤＭ１直上の領域で折り返すパターンを有する第３構造を第１領域２０に形成することと、第３構造の折り返す部分における第２配線層５４及び第２メモリセル層５５〜５９、並びにその直下に位置する第１メモリセル層４３〜４７を除去することとを具備する。 （もっと読む）