半導体装置
【課題】高集積化が可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、一方向を長手方向とした第１アクティブエリアと、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形である第１ウェルコンタクト層と、前記第１アクティブエリアにおいて前記一方向に沿って断続的に形成され、第２導電形である複数の第１ソース・ドレイン層と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形である第２ウェルコンタクト層と、前記第２アクティブエリアにおいて前記一方向に沿って断続的に形成され、第１導電形である複数の第２ソース・ドレイン層と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。
【解決手段】実施形態に係る半導体装置は、一方向を長手方向とした第１アクティブエリアと、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形である第１ウェルコンタクト層と、前記第１アクティブエリアにおいて前記一方向に沿って断続的に形成され、第２導電形である複数の第１ソース・ドレイン層と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形である第２ウェルコンタクト層と、前記第２アクティブエリアにおいて前記一方向に沿って断続的に形成され、第１導電形である複数の第２ソース・ドレイン層と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、より一層の高集積化が要求されている。しかしながら、半導体記憶装置を高集積化するためには、個々の構成要素を微細化する必要があり、この結果、加工が困難になるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０４０４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、高集積化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成し、前記一方向を長手方向とした第１アクティブエリアと、前記半導体基板の上面に形成され、前記第２導電形ウェルの一部を構成し、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、前記第１アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、前記第２アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を例示するブロック図である。
【図２】第１の実施形態に係る半導体装置のセンスアンプ領域を例示する平面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】図２に示す領域Ｂ及びＣを例示する平面図である。
【図５】第２の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図６】図５に示すＤ−Ｄ’線による断面図である。
【図７】第３の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図８】第４の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図９】比較例に係る半導体装置のセンスアンプ領域を例示する平面図である。
【図１０】図９に示す領域Ｅを例示する平面図である。
【図１１】図１０に示すＦ−Ｆ’線による断面図である。
【図１２】横軸にＹ方向における位置をとり、縦軸にリン濃度をとって、アクティブエリア内のリン濃度プロファイルを例示するグラフ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示するブロック図であり、
図２は、本実施形態に係る半導体装置のセンスアンプ領域を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図であり、
図４は、図２に示す領域Ｂ及びＣを例示する平面図である。
本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００８】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられており、シリコン基板１０の上面の一部にはメモリアレイ領域ＭＡが設定されている。また、メモリアレイ領域ＭＡの周囲には、センスアンプ領域ＳＡ、ロウデコーダ領域ＲＤ及びカラムデコーダ領域ＣＤを含む周辺回路領域が設定されている。
【０００９】
図２及び図３に示すように、センスアンプ領域ＳＡにおいては、シリコン基板１０の上層部分に、それぞれ複数のｐ形ウェル１１及びｎ形ウェル１２が形成されている。ｐ形ウェル１１及びｎ形ウェル１２は、一方向に沿って交互に配列されている。以下、ｐ形ウェル１１が形成された領域をｐ形ウェル領域Ｒｐｗとし、ｎ形ウェル１２が形成された領域をｎ形ウェル領域Ｒｎｗとする。
【００１０】
本明細書においては、説明の便宜上、ＸＹ直交座標系を設定する。ｐ形ウェル１１及びｎ形ウェル１２の配列方向を「Ｙ方向」とし、シリコン基板１０の上面に平行な方向のうち、「Ｙ方向」に対して直交する方向を「Ｘ方向」とする。また、「Ｘ方向」及び「Ｙ方向」の双方に対して直交する方向を「Ｚ方向」とする。そして、Ｙ方向のうちの一方、例えば、図２においては、図示の上側に向かう方向を「＋Ｙ方向」とし、その反対方向を「−Ｙ方向」とする。「Ｘ方向」及び「Ｚ方向」についても同様である。各ｐ形ウェル領域Ｒｐｗ及び各ｎ形ウェル領域Ｒｎｗは、Ｘ方向に延びる帯状の領域である。
【００１１】
ｐ形ウェル領域Ｒｐｗにおいて、シリコン基板１０の上層部分には、アクティブエリアＡＡ１が形成されている。アクティブエリアＡＡ１はｐ形ウェル１１の一部を構成している。各ｐ形ウェル領域Ｒｐｗにおいては、複数のアクティブエリアＡＡ１がＸ方向に沿って一列に配列されている。上方から見て、各アクティブエリアＡＡ１の形状はＹ方向を長手方向とする長方形である。
【００１２】
同様に、ｎ形ウェル領域Ｒｎｗにおいて、シリコン基板１０の上層部分には、アクティブエリアＡＡ２が形成されている。アクティブエリアＡＡ２はｎ形ウェル１２の一部を構成している。各ｎ形ウェル領域Ｒｎｗにおいては、複数のアクティブエリアＡＡ２がＸ方向に沿って一列に配列されている。上方から見て、各アクティブエリアＡＡ２の形状はＹ方向を長手方向とする長方形である。
【００１３】
すなわち、全てのアクティブエリアＡＡ１及びＡＡ２（以下、総称して単に「アクティブエリア」ともいう）の形状及び配置方向は、相互に同一である。このため、センスアンプ領域ＳＡにおいて、アクティブエリアは、Ｘ方向及びＹ方向に沿ったマトリクス状に配列されている。
【００１４】
アクティブエリアＡＡ１における−Ｙ方向側の端部には、ｐ＋形ウェルコンタクト層２１が形成されている。ｐ＋形ウェルコンタクト層２１の導電形はｐ形であり、その実効的な不純物濃度は、ｐ形ウェル１１の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１５】
また、アクティブエリアＡＡ１における−Ｙ方向側の端部を除く部分には、複数のｎ＋形ソース・ドレイン層２２が形成されている。ｎ＋形ソース・ドレイン層２２の導電形はｎ形であり、その実効的な不純物濃度は、ｎ形ウェル１２の実効的な不純物濃度よりも高い。各アクティブエリアＡＡ１において、複数のｎ＋形ソース・ドレイン層２２はＹ方向に沿って断続的に形成されている。また、各アクティブエリアＡＡ１に形成された複数のｎ＋形ソース・ドレイン層２２のうち、最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２は、ｐ＋形ウェルコンタクト層２１の隣に形成されている。
【００１６】
同様に、アクティブエリアＡＡ２における−Ｙ方向側の端部には、ｎ＋形ウェルコンタクト層２３が形成されている。すなわち、各アクティブエリアＡＡ１におけるｐ＋形ウェルコンタクト層２１が配置されている端部と、各アクティブエリアＡＡ２におけるｎ＋形ウェルコンタクト層２３が配置されている端部とは、相互に同じ側である。ｎ＋形ウェルコンタクト層２３の導電形はｎ形であり、その実効的な不純物濃度は、ｎ形ウェル１２の実効的な不純物濃度よりも高い。
【００１７】
また、アクティブエリアＡＡ２における−Ｙ方向側の端部を除く部分には、複数のｐ＋形ソース・ドレイン層２４が形成されている。ｐ＋形ソース・ドレイン層２４の導電形はｐ形であり、その実効的な不純物濃度は、ｐ形ウェル１１の実効的な不純物濃度よりも高い。各アクティブエリアＡＡ２において、複数のｐ＋形ソース・ドレイン層２４はＹ方向に沿って断続的に形成されている。各アクティブエリアＡＡ２に形成された複数のｐ＋形ソース・ドレイン層２４のうち、最も−Ｙ方向側に配置されたｐ＋形ソース・ドレイン層２４は、ｎ＋形ウェルコンタクト層２３の隣に形成されている。
【００１８】
ｐ＋形ウェルコンタクト層２１、ｎ＋形ソース・ドレイン層２２、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４が上述の如く配置されていることにより、あるアクティブエリアＡＡ１内に配置されたｐ＋形ウェルコンタクト層２１と、このアクティブエリアＡＡ１から見て−Ｙ方向側の隣にあるアクティブエリアＡＡ２内に配置された複数のｐ＋形ソース・ドレイン層２４とが、同一の連続したｐ＋インプラ領域Ｒｐ＋内に位置する。また、これらのアクティブエリアＡＡ１及びＡＡ２から見て、Ｘ方向側に配置されたアクティブエリアＡＡ１のｐ＋形ウェルコンタクト層２１及びアクティブエリアＡＡ２のｐ＋形ソース・ドレイン層２４も、同じｐ＋インプラ領域Ｒｐ＋内に位置する。
【００１９】
同様に、あるアクティブエリアＡＡ２内に配置されたｎ＋形ウェルコンタクト層２３と、このアクティブエリアＡＡ２から見て−Ｙ方向側の隣に配置されたアクティブエリアＡＡ１内に配置された複数のｎ＋形ソース・ドレイン層２２とが、同一の連続したｎ＋インプラ領域Ｒｎ＋内に位置する。また、これらのアクティブエリアＡＡ２及びＡＡ１から見て、Ｘ方向側に配置されたアクティブエリアＡＡ２のｎ＋形ウェルコンタクト層２３及びアクティブエリアＡＡ１のｎ＋形ソース・ドレイン層２２も、同じｎ＋インプラ領域Ｒｎ＋内に位置する。
【００２０】
ｐ＋インプラ領域Ｒｐ＋及びｎ＋インプラ領域Ｒｎ＋は、Ｙ方向に沿って交互に配列されている。ｐ＋インプラ領域Ｒｐ＋及びｎ＋インプラ領域Ｒｎ＋の配列は、ｐ形ウェル領域Ｒｐｗ及びｎ形ウェル領域Ｒｎｗの配列に対して、方向及び周期が等しく、位相がずれている。
【００２１】
一方、シリコン基板１０の上層部分におけるアクティブエリアが形成されていない領域は、掘り込まれて溝２５となっており、この溝２５内に素子分離絶縁体であるＳＴＩ（shallow trench isolation）２６が設けられている。すなわち、ＳＴＩ２６は、アクティブエリアの相互間に配置され、アクティブエリア同士を電気的に分離している。上方から見て、ＳＴＩ２６の形状は格子状である。また、ＳＴＩ２６の上部はシリコン基板１０の上面から突出している。
【００２２】
そして、シリコン基板１０におけるＳＴＩ２６によって覆われていない部分の上には、ゲート絶縁膜２７が設けられている。なお、図２においては、図を見やすくするために、ゲート絶縁膜２７は省略されている。後述する他の平面図（図４、図５、図７、図８）についても同様である。ゲート絶縁膜２７上におけるｎ＋形ソース・ドレイン層２２間のチャネル領域の直上域、及びｐ＋形ソース・ドレイン層２４間のチャネル領域の直上域には、ゲート電極２８が設けられている。各ゲート電極２８はＸ方向に延び、各アクティブエリアの上方を横断している。一部のゲート電極２８は、１つのアクティブエリアのみを横断している。他の一部のゲート電極２８は、Ｘ方向に配列された複数のアクティブエリアを横断している。
【００２３】
これにより、各アクティブエリアＡＡ１には、複数のｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が形成され、各アクティブエリアＡＡ２には、複数のｐチャネル形ＭＯＳＦＥＴが形成される。なお、隣り合うＭＯＳＦＥＴ間においては、ソース・ドレイン層が共有されている。
【００２４】
なお、図２及び図３においては、各アクティブエリアＡＡ１に４つのｎ＋形ソース・ドレイン層２２が形成され、その上方に３本のゲート電極２８が設けられ、また、各アクティブエリアＡＡ２に４つのｐ＋形ソース・ドレイン層２４が形成され、その上方に３本のゲート電極２８が設けられている例を示したが、本実施形態はこれには限定されない。各アクティブエリアＡＡ１に形成されるｎ＋形ソース・ドレイン層２２の数、及び、各アクティブエリアＡＡ２に形成されるｐ＋形ソース・ドレイン層２４の数は、任意である。従って、これらのアクティブエリアに形成されるＭＯＳＦＥＴの数も任意である。但し、各アクティブエリアＡＡ１に形成されるｐ＋形ウェルコンタクト層２１の数は１つであり、各アクティブエリアＡＡ２に形成されるｎ＋形ウェルコンタクト層２３の数も１つである。また、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３は、全てのアクティブエリアについて同じ側の端部、すなわち、−Ｙ方向側の端部に配置される。
【００２５】
図４に示すように、アクティブエリアＡＡ１の−Ｙ方向側の端部においては、上方から見て、ｐ＋形ウェルコンタクト層２１と、このｐ＋形ウェルコンタクト層２１に接したｎ＋形ソース・ドレイン層２２との境界を含む領域に、コンタクト３１が設けられている。上方から見て、コンタクト３１の形状はＹ方向を長手方向とする長方形又は略長方形である。そして、相互に接したｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２は、コンタクト３１の下端に共通接続されている。また、ｐ＋形ウェルコンタクト層２１に接していないｎ＋形ソース・ドレイン層２２の上方には、それぞれ、コンタクト３２が設けられている。上方から見て、コンタクト３２の形状はＸ方向を長手方向とする長方形又は略長方形であり、各ｎ＋形ソース・ドレイン層２２はコンタクト３２の下端に接続されている。
【００２６】
同様に、アクティブエリアＡＡ２の−Ｙ方向側の端部においては、上方から見て、ｎ＋形ウェルコンタクト層２３と、このｎ＋形ウェルコンタクト層２３に接したｐ＋形ソース・ドレイン層２４との境界を含む領域に、コンタクト３３が設けられている。上方から見て、コンタクト３３の形状はＹ方向を長手方向とする長方形又は略長方形である。そして、相互に接したｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４は、コンタクト３３の下端に共通接続されている。また、ｎ＋形ウェルコンタクト層２３に接していないｐ＋形ソース・ドレイン層２４の上方には、それぞれ、コンタクト３４が設けられている。上方から見て、コンタクト３４の形状はＸ方向を長手方向とする長方形又は略長方形であり、各ｐ＋形ソース・ドレイン層２４はコンタクト３４の下端に接続されている。
【００２７】
上述の如く、コンタクト３１及び３３の長手方向はＹ方向であり、コンタクト３２及び３４の長手方向はＸ方向である。そして、長手方向を考慮しなければ、上方から見て、コンタクト３１〜３４は相互に同じ形状である。すなわち、コンタクト３１及び３３は、コンタクト３２及び３４を、上方から見てその長手方向がＹ方向となるように回転させた形状である。また、コンタクト３１及び３３は、それぞれ２つの層に接続されたバッティングコンタクトである。なお、コンタクト３１及び３３は、Ｙ方向に沿って配列された２つの層の双方に接続されるため、長手方向はＹ方向であることが好ましいが、コンタクト３２及び３４は、１つの層のみに接続されるため、長手方向はＸ方向であってもＹ方向であっても構わない。
【００２８】
コンタクト３１上には、配線３６が設けられており、コンタクト３１の上端に接続されている。また、コンタクト３３上には、配線３７が設けられており、コンタクト３３の上端に接続されている。更に、コンタクト３２及び３４上にもそれぞれ配線（図示せず）が設けられており、コンタクト３２及び３４はこれらの配線に接続されている。なお、図示の便宜上、図２及び図３においては、コンタクト３１〜３４、配線３６及び３７は、省略されている。
【００２９】
次に、本実施形態の効果について説明する。
本実施形態において、センスアンプ領域ＳＡに形成された複数のアクティブエリアは、上方から見て、いずれも長手方向をＹ方向とする長方形である。また、アクティブエリアはＸ方向及びＹ方向に沿ってマトリクス状に配列されている。このように、本実施形態においては、アクティブエリアのレイアウトが単純な繰り返しのパターンであるため、シリコン基板１０の上面に溝２５を形成してアクティブエリア同士を分離するためのリソグラフィが容易である。これにより、アクティブエリアを微細化しても、アクティブエリアの形状を均一に保つことができ、アクティブエリアに形成されるＭＯＳＦＥＴの特性も均一に保つことができる。換言すれば、ＭＯＳＦＥＴの特性の均一性を維持しつつ、ＭＯＳＦＥＴを高集積化することができる。
【００３０】
また、本実施形態においては、ｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２を同一のアクティブエリアＡＡ１内に配置し、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４を同一のアクティブエリアＡＡ２内に配置している。この結果、センスアンプ領域ＳＡを小型化することができる。また、コンタクト３１及び３３をバッティングコンタクトとすることにより、コンタクトの本数を減らし、センスアンプ領域ＳＡをより一層小型化することができる。更に、コンタクト３１及び３３を、上方から見てコンタクト３２及び３４の長手方向がＹ方向となるように回転させた形状とすることにより、コンタクト３１及び３３をバッティングコンタクトとしている。これにより、コンタクト３１〜３４の形状が同一となるため、リソグラフィが容易になる。
【００３１】
更に、本実施形態においては、各アクティブエリアの同じ側の端部、すなわち、−Ｙ方向側の端部に、ウェルコンタクト層を配置している。このため、上述の如く、あるアクティブエリアＡＡ１に形成されたｐ＋形ウェルコンタクト層２１と、このアクティブエリアＡＡ１から見て−Ｙ方向側に配置されたアクティブエリアＡＡ２に形成されたｐ＋形ソース・ドレイン層２４とが、同一のｐ＋インプラ領域Ｒｐ＋内に位置する。これにより、これらのｐ＋形ウェルコンタクト層２１及びｐ＋形ソース・ドレイン層２４を、同一のイオン注入（ｐ＋インプラ）によって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、ｐ＋インプラ領域Ｒｐ＋と同じ形状とすることができるため、サイズの制約が緩くなる。
【００３２】
同様に、あるアクティブエリアＡＡ２に形成されたｎ＋形ウェルコンタクト層２３と、このアクティブエリアＡＡ２から見て−Ｙ方向側に配置されたアクティブエリアＡＡ１に形成されたｎ＋形ソース・ドレイン層２２が、同一のｎ＋インプラ領域Ｒｎ＋内に位置する。これにより、これらのｎ＋形ウェルコンタクト層２３及びｎ＋形ソース・ドレイン層２２を、同一のイオン注入（ｎ＋インプラ）によって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、領域Ｒｎ＋と同じ形状とすることができるため、サイズの制約が緩くなる。
【００３３】
このように、ｐ＋形ウェルコンタクト層２１及びｐ＋形ソース・ドレイン層２４を、同時に、且つ、サイズの制約が緩い条件で形成することができる。ｎ＋形ウェルコンタクト層２３及びｎ＋形ソース・ドレイン層２２についても同様である。このため、これらの層の形成が容易である。
【００３４】
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図であり、
図６は、図５に示すＤ−Ｄ’線による断面図である。
【００３５】
図５及び図６に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１〜図４参照）と比較して、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３（以下、総称して「ウェルコンタクト層」ともいう）が、ＳＴＩ２６、並びにｎ＋形ソース・ドレイン層２２及びｐ＋形ソース・ドレイン層２４（以下、総称して「ソース・ドレイン層」ともいう）から離隔している点が異なっている。
【００３６】
すなわち、アクティブエリアＡＡ１に形成されたｐ＋形ウェルコンタクト層２１は、アクティブエリアＡＡ１の−Ｙ方向側の端部において、ＳＴＩ２６から離隔した領域に形成されている。また、ｐ＋形ウェルコンタクト層２１は、各アクティブエリアＡＡ１において最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２からも離隔している。ｐ＋形ウェルコンタクト層２１とＳＴＩ２６との間の隙間Ｓ１、及びｐ＋形ウェルコンタクト層２１ａとｎ＋形ソース・ドレイン層２２との間の隙間Ｓ２には、ｐ形ウェル１１が介在している。隙間Ｓ１の幅は、例えば、０．１〜０．３μｍ程度である。
【００３７】
そして、ｐ＋形ウェルコンタクト層２１はコンタクト４１に接続されており、各アクティブエリアＡＡ１において最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２はコンタクト４２に接続されている。コンタクト４１は配線４３に接続され、コンタクト４２は配線４４に接続されている。配線４３と配線４４は相互に接続されており、同じ電位が印加される。一方、最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２以外のｎ＋形ソース・ドレイン層２２は、コンタクト３２を介して配線４５に接続されている。コンタクト３２、４１及び４２の形状及び向きは、相互に同一である。アクティブエリアＡＡ２に形成されたｎ＋形ウェルコンタクト層２３（図４参照）及びその周辺の構成も、同様である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３８】
次に、本実施形態の効果について説明する。
本実施形態においては、ウェルコンタクト層をＳＴＩ２６から離隔した領域に形成している。このため、ウェルコンタクト層を形成するためのイオン注入の際に、シリコン基板１１におけるＳＴＩ２６に接した部分に不純物イオンが注入されて、ＳＴＩ２６との界面を起点として結晶欠陥が生じることを防止できる。この結果、この結晶欠陥を経路としたリーク電流が発生することを防止できる。
【００３９】
本実施形態に係る半導体装置２はＮＡＮＤ型フラッシュメモリであり、メモリアレイ領域ＭＡ（図１）には、多数のメモリセルが形成されている。そして、メモリアレイ領域ＭＡにおいてメモリセルを高集積化すると、メモリセルに電荷が蓄積されている場合と蓄積されていない場合の読出電流の差が小さくなるため、センスアンプの性能をより向上させる必要がある。本実施形態によれば、センスアンプ領域ＳＡに形成されたＭＯＳＦＥＴのリーク電流を低減することができるため、センスアンプの性能が向上する。この結果、メモリセルの高集積化を図ることができる。
【００４０】
また、本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトが単純な繰り返しパターンであるため、リソグラフィの難易度が低い。これにより、アクティブエリアの形状の均一性を保持したまま、アクティブエリアを微細化することができる。更に、コンタクトの形状及び向きを同一とすることにより、リソグラフィを容易にすることができる。
【００４１】
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
図７に示すように、本実施形態に係る半導体装置３においては、前述の第２の実施形態に係る半導体装置２（図５参照）と同様に、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３が、ＳＴＩ２６から離隔している。また、前述の第１の実施形態に係る半導体装置１（図４参照）と同様に、ｐ＋形ウェルコンタクト層２１はｎ＋形ソース・ドレイン層２２の隣に配置されており、ｎ＋形ウェルコンタクト層２３はｐ＋形ソース・ドレイン層２４の隣に配置されている。更に、ｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２は共通のコンタクト３１に接続されており、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４は共通のコンタクト３３に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４２】
本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソース・ドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域ＳＡを小型化する効果、コンタクト３１及び３３をバッティングコンタクトとすることにより、センスアンプ領域ＳＡを小型化する効果、及び、コンタクト３１〜３４の形状を同一とすることにより、リソグラフィを容易にする効果を得ることができる。また、前述の第２の実施形態と同様に、ウェルコンタクト層をＳＴＩ２６から離隔した領域に形成することにより、結晶欠陥に起因したリーク電流を抑制する効果を得ることができる。
【００４３】
次に、第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
図８に示すように、本実施形態に係る半導体装置４においては、前述の第１の実施形態に係る半導体装置１（図４参照）と同様に、ウェルコンタクト層（ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３）が、アクティブエリアの−Ｙ方向側の端縁まで形成されると共に、Ｘ方向全長にわたって形成されている。従って、ウェルコンタクト層は、ＳＴＩ２６に接している。また、前述の第２の実施形態に係る半導体装置２（図５参照）と同様に、同じアクティブエリア内に形成されたウェルコンタクト層と、このウェルコンタクト層に最も近いソース・ドレイン層とは、相互に離隔しており、別々のコンタクトに接続されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００４４】
本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソース・ドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域ＳＡを小型化する効果、及び、ウェルコンタクト層を各アクティブエリアの同じ側の端部に配置することにより、隣のアクティブエリアのソース・ドレイン層と同一のイオン注入によって形成できる効果を得ることができる。また、前述の第２の実施形態と同様に、コンタクトの形状及び向きを相互に同一とすることにより、リソグラフィを容易にする効果を得ることができる。
【００４５】
次に、比較例について説明する。
図９は、本比較例に係る半導体装置のセンスアンプ領域を例示する平面図であり、
図１０は、図９に示す領域Ｅを例示する平面図であり、
図１１は、図１０に示すＦ−Ｆ’線による断面図である。
【００４６】
図９〜図１１に示すように、本比較例に係る半導体装置１０１においては、ウェルコンタクト層がアクティブエリアの外部に形成されている。すなわち、各ｐ形ウェル１１においては、Ｘ方向に沿って１列に配列された複数のアクティブアリアＡＡ１から見て−Ｙ方向側の領域に、Ｘ方向に延びる１本のストライプ状のｐ＋形ウェルコンタクト層１２１が形成されている。また、各ｐ形ウェル１１において、アクティブエリアＡＡ１とｐ＋形ウェルコンタクト層１２１との間には、ＳＴＩ２６が介在している。同様に、各ｎ形ウェル１２においては、Ｘ方向に沿って１列に配列された複数のアクティブアリアＡＡ２から見て−Ｙ方向側の領域に、Ｘ方向に延びる１本のストライプ状のｎ＋形ウェルコンタクト層１２３が形成されており、アクティブエリアＡＡ２とｎ＋形ウェルコンタクト層１２３との間には、ＳＴＩ２６が介在している。
【００４７】
本比較例においては、アクティブエリアＡＡ１及びＡＡ２がＹ方向を長手方向とする長方形であり、ｐ＋形ウェルコンタクト層１２１及びｎ＋形ウェルコンタクト層１２３がＸ方向に延びるストライプ状である。このように、本比較例においては、ウェルコンタクト層も含めたアクティブエリアのレイアウトが、Ｘ方向に延びる部分とＹ方向に延びる部分が混在した複雑なレイアウトであるため、リソグラフィが困難である。これにより、センスアンプ領域ＳＡの高集積化が阻害されてしまう。
【００４８】
また、本比較例においては、ｐ＋形ウェルコンタクト層１２１を形成するためのｐ＋インプラ領域Ｒｐ＋を、ｐ形ウェル１１とＳＴＩ２６の界面１１０を含むように設定する必要がある。このため、ｐ＋形ウェルコンタクト層１２１における界面１１０に接した部分１１２に、界面１１０を起点とした結晶欠陥が発生する可能性がある。ｐ＋形ウェルコンタクト層１２１に結晶欠陥が発生すると、この結晶欠陥を電流経路としてリーク電流が流れてしまう。ｎ＋形ウェルコンタクト層１２３についても同様に、ｎ＋インプラ領域Ｒｎ＋をｎ形ウェル１１とＳＴＩ２６の界面１１１を含むように設定する必要があるが、そうすると、ｎ＋形ウェルコンタクト層１２３における界面１１１に接した部分に結晶欠陥が導入され、リーク電流が発生してしまう可能性がある。そして、結晶欠陥に起因してリーク電流が発生すると、センスアンプの特性が低下してしまう。
【００４９】
更に、本比較例においては、ｐ＋形ウェルコンタクト層１２１をアクティブエリアＡＡ１から離隔した位置に配置し、これらの間にＳＴＩ２６を介在させている。また、ｎ＋形ウェルコンタクト層１２３をアクティブエリアＡＡ２から離隔した位置に配置し、これらの間にＳＴＩ２６を介在させている。このため、センスアンプ領域ＳＡにおけるＹ方向の長さが長くなる。これによっても、センスアンプ領域ＳＡの高集積化が阻害されてしまう。このように、本比較例に係る半導体装置１０１においては、高集積化が困難である。
【００５０】
これに対して、前述の第１〜第４の実施形態によれば、各アクティブエリア内にウェルコンタクト層を形成しているため、アクティブエリアのレイアウトが単純になり、リソグラフィが容易になる。これにより、アクティブエリアの形状安定性を確保しつつ、アクティブエリアを微細化することができる。また、アクティブエリアとウェルコンタクト層とを分離するＳＴＩが設けられていないため、センスアンプ領域ＳＡの小型化を図ることができる。更に、前述の第２及び第３の実施形態によれば、イオン注入に伴う結晶欠陥の発生を抑え、リーク電流を低減することができる。また、前述の第１及び第４の実施形態においても、比較例と比較して、ｐ形ウェル１１及びｎ形ウェル１２とＳＴＩ２６との接触面積が小さくなるため、結晶欠陥に起因するリーク電流を低減できる。
【００５１】
次に、実施例について説明する。
本実施例においては、前述の第２の実施形態に係る半導体装置２（図５及び図６参照）と、前述の比較例に係る半導体装置１０１（図９〜図１１参照）について、ＳＴＩからウェルコンタクト層に至る領域のＹ方向における不純物濃度分布をシミュレーションした。
図１２は、横軸にＹ方向における位置をとり、縦軸にリン濃度をとって、アクティブエリア内のリン濃度プロファイルを例示するグラフ図である。
【００５２】
図１２の横軸は、Ｙ方向における位置を、ＳＴＩ２６とｎ形ウェル１２との界面を基準として表している。図１２の横軸において正の数値によって示される範囲は、半導体装置２においてはｎ形ウェル１２及びｎ＋形ウェルコンタクト層２３の内部に相当し、半導体装置１０１においてはｎ＋形ウェルコンタクト層１２３の内部に相当する。一方、負の数値によって示される範囲は、ＳＴＩ２６の内部に相当する。また、図１２の縦軸は、シリコン基板１０とゲート絶縁膜２６との界面から１０ｎｍ程度の深さの位置におけるリン濃度を表している。
【００５３】
図１２に示す実線Ｌ１は、半導体装置２におけるＳＴＩ２６からｎ形ウェル１２を介してｎ＋形ウェルコンタクト層２３に到達する領域のリン濃度プロファイルを示している。ここでは、ＳＴＩ２６とｎ＋インプラ領域Ｒｎ＋との距離を０．３μｍとした。
図１２に示す破線Ｌ２は、半導体装置１０１におけるＳＴＩ２６からｎ＋形ウェルコンタクト層１２３に到達する領域のリン濃度プロファイルを示している。ここでは、ｎ＋インプラ領域Ｒｎ＋をＳＴＩ２６とｎ形ウェル１２との界面１１１を含むように設定した。
【００５４】
図１２に実線Ｌ１で示すように、前述の第２の実施形態に係る半導体装置２については、アクティブエリアＡＡ２の内部であって、ＳＴＩ２６から約０．３μｍ以上離隔した部分、すなわち、ｎ＋インプラ領域Ｒｎ＋に相当する部分におけるリン濃度が１×１０２０〜１×１０２１ｃｍ−３程度であり、ｎ＋形ソース・ドレイン層２２（図５参照）のリン濃度と同程度であった。一方、ＳＴＩ２６からの距離が０．２μｍ以下の部分、すなわち、アクティブエリアＡＡ２の端部におけるリンの濃度は、１×１０１７〜１×１０１９ｃｍ−３程度であり、チャネル領域のリン濃度と同程度であった。
これに対して、図１２に破線Ｌ２で示すように、前述の比較例に係る半導体装置１０１については、ｎ＋形ウェルコンタクト層１２３におけるリンの濃度は、Ｙ方向の位置によらずほぼ一定であり、１×１０２０〜１×１０２１ｃｍ−３程度であった。
【００５５】
図１２に示す濃度プロファイルは、リンについてのシミュレーション結果であるが、ボロンについても同様となる。すなわち、ｐ＋形ウェルコンタクト層２３及び１２３についても、図１２に示すプロファイルと同様なプロファイルを示す。但し、ボロンはリンよりも拡散しやすいため、半導体装置２におけるボロン濃度プロファイルは、図１２の実線Ｌ１に示すリン濃度プロファイルよりも、若干なだらかとなる。
【００５６】
半導体装置２において、ウェルコンタクト層に相当する部分における不純物濃度を１×１０２０〜１×１０２１ｃｍ−３とし、アクティブエリアの端部における不純物濃度を１×１０１７〜１×１０１９ｃｍ−３とする濃度の関係は、ＳＴＩ２６とインプラ領域Ｒｎ＋との距離を０．１μｍまで短縮しても、実現可能と考えられる。
【００５７】
以上説明した実施形態によれば、高集積化が可能な半導体装置を実現することができる。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５９】
１、２、３、４：半導体装置、１０：シリコン基板、１１：ｐ形ウェル、１２：ｎ形ウェル、２１：ｐ＋形ウェルコンタクト層、２２：ｎ＋形ソース・ドレイン層、２３：ｎ＋形ウェルコンタクト層、２４：ｐ＋形ソース・ドレイン層、２５：溝、２６：ＳＴＩ、２７：ゲート絶縁膜、２８：ゲート電極、３１〜３４：コンタクト、３６、３７：配線、４１、４２：コンタクト、４３〜４５：配線、１０１：半導体装置、１２１：ｐ＋形ウェルコンタクト層、１２３：ｎ＋形ウェルコンタクト層、１１０、１１１：界面、１１２：部分、ＡＡ１、ＡＡ２：アクティブエリア、ＣＤ：カラムデコーダ領域、ＭＡ：メモリアレイ領域、ＲＤ：ロウデコーダ領域、ＳＡ：センスアンプ領域、Ｒｐｗ：ｐ形ウェル領域、Ｒｎｗ：ｎ形ウェル領域、Ｒｐ＋：ｐ＋インプラ領域、Ｒｎ＋：ｎ＋インプラ領域、Ｓ１、Ｓ２：隙間、Ｌ１：実線、Ｌ２：破線
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置において、より一層の高集積化が要求されている。しかしながら、半導体記憶装置を高集積化するためには、個々の構成要素を微細化する必要があり、この結果、加工が困難になるという問題がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−０４０４６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、高集積化が可能な半導体装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、半導体基板と、前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成し、前記一方向を長手方向とした第１アクティブエリアと、前記半導体基板の上面に形成され、前記第２導電形ウェルの一部を構成し、前記一方向を長手方向とした第２アクティブエリアと、前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、前記第１アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、前記第２アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、を備える。各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側である。
【図面の簡単な説明】
【０００６】
【図１】第１の実施形態に係る半導体装置を例示するブロック図である。
【図２】第１の実施形態に係る半導体装置のセンスアンプ領域を例示する平面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】図２に示す領域Ｂ及びＣを例示する平面図である。
【図５】第２の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図６】図５に示すＤ−Ｄ’線による断面図である。
【図７】第３の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図８】第４の実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
【図９】比較例に係る半導体装置のセンスアンプ領域を例示する平面図である。
【図１０】図９に示す領域Ｅを例示する平面図である。
【図１１】図１０に示すＦ−Ｆ’線による断面図である。
【図１２】横軸にＹ方向における位置をとり、縦軸にリン濃度をとって、アクティブエリア内のリン濃度プロファイルを例示するグラフ図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示するブロック図であり、
図２は、本実施形態に係る半導体装置のセンスアンプ領域を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図であり、
図４は、図２に示す領域Ｂ及びＣを例示する平面図である。
本実施形態に係る半導体装置は、ＮＡＮＤ型フラッシュメモリである。
【０００８】
図１に示すように、本実施形態に係る半導体装置１においては、シリコン基板１０が設けられており、シリコン基板１０の上面の一部にはメモリアレイ領域ＭＡが設定されている。また、メモリアレイ領域ＭＡの周囲には、センスアンプ領域ＳＡ、ロウデコーダ領域ＲＤ及びカラムデコーダ領域ＣＤを含む周辺回路領域が設定されている。
【０００９】
図２及び図３に示すように、センスアンプ領域ＳＡにおいては、シリコン基板１０の上層部分に、それぞれ複数のｐ形ウェル１１及びｎ形ウェル１２が形成されている。ｐ形ウェル１１及びｎ形ウェル１２は、一方向に沿って交互に配列されている。以下、ｐ形ウェル１１が形成された領域をｐ形ウェル領域Ｒｐｗとし、ｎ形ウェル１２が形成された領域をｎ形ウェル領域Ｒｎｗとする。
【００１０】
本明細書においては、説明の便宜上、ＸＹ直交座標系を設定する。ｐ形ウェル１１及びｎ形ウェル１２の配列方向を「Ｙ方向」とし、シリコン基板１０の上面に平行な方向のうち、「Ｙ方向」に対して直交する方向を「Ｘ方向」とする。また、「Ｘ方向」及び「Ｙ方向」の双方に対して直交する方向を「Ｚ方向」とする。そして、Ｙ方向のうちの一方、例えば、図２においては、図示の上側に向かう方向を「＋Ｙ方向」とし、その反対方向を「−Ｙ方向」とする。「Ｘ方向」及び「Ｚ方向」についても同様である。各ｐ形ウェル領域Ｒｐｗ及び各ｎ形ウェル領域Ｒｎｗは、Ｘ方向に延びる帯状の領域である。
【００１１】
ｐ形ウェル領域Ｒｐｗにおいて、シリコン基板１０の上層部分には、アクティブエリアＡＡ１が形成されている。アクティブエリアＡＡ１はｐ形ウェル１１の一部を構成している。各ｐ形ウェル領域Ｒｐｗにおいては、複数のアクティブエリアＡＡ１がＸ方向に沿って一列に配列されている。上方から見て、各アクティブエリアＡＡ１の形状はＹ方向を長手方向とする長方形である。
【００１２】
同様に、ｎ形ウェル領域Ｒｎｗにおいて、シリコン基板１０の上層部分には、アクティブエリアＡＡ２が形成されている。アクティブエリアＡＡ２はｎ形ウェル１２の一部を構成している。各ｎ形ウェル領域Ｒｎｗにおいては、複数のアクティブエリアＡＡ２がＸ方向に沿って一列に配列されている。上方から見て、各アクティブエリアＡＡ２の形状はＹ方向を長手方向とする長方形である。
【００１３】
すなわち、全てのアクティブエリアＡＡ１及びＡＡ２（以下、総称して単に「アクティブエリア」ともいう）の形状及び配置方向は、相互に同一である。このため、センスアンプ領域ＳＡにおいて、アクティブエリアは、Ｘ方向及びＹ方向に沿ったマトリクス状に配列されている。
【００１４】
アクティブエリアＡＡ１における−Ｙ方向側の端部には、ｐ＋形ウェルコンタクト層２１が形成されている。ｐ＋形ウェルコンタクト層２１の導電形はｐ形であり、その実効的な不純物濃度は、ｐ形ウェル１１の実効的な不純物濃度よりも高い。なお、本明細書において「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度をいい、例えば、半導体材料にドナーとなる不純物とアクセプタとなる不純物の双方が含有されている場合には、ドナーとアクセプタの相殺分を除いた分の濃度をいう。
【００１５】
また、アクティブエリアＡＡ１における−Ｙ方向側の端部を除く部分には、複数のｎ＋形ソース・ドレイン層２２が形成されている。ｎ＋形ソース・ドレイン層２２の導電形はｎ形であり、その実効的な不純物濃度は、ｎ形ウェル１２の実効的な不純物濃度よりも高い。各アクティブエリアＡＡ１において、複数のｎ＋形ソース・ドレイン層２２はＹ方向に沿って断続的に形成されている。また、各アクティブエリアＡＡ１に形成された複数のｎ＋形ソース・ドレイン層２２のうち、最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２は、ｐ＋形ウェルコンタクト層２１の隣に形成されている。
【００１６】
同様に、アクティブエリアＡＡ２における−Ｙ方向側の端部には、ｎ＋形ウェルコンタクト層２３が形成されている。すなわち、各アクティブエリアＡＡ１におけるｐ＋形ウェルコンタクト層２１が配置されている端部と、各アクティブエリアＡＡ２におけるｎ＋形ウェルコンタクト層２３が配置されている端部とは、相互に同じ側である。ｎ＋形ウェルコンタクト層２３の導電形はｎ形であり、その実効的な不純物濃度は、ｎ形ウェル１２の実効的な不純物濃度よりも高い。
【００１７】
また、アクティブエリアＡＡ２における−Ｙ方向側の端部を除く部分には、複数のｐ＋形ソース・ドレイン層２４が形成されている。ｐ＋形ソース・ドレイン層２４の導電形はｐ形であり、その実効的な不純物濃度は、ｐ形ウェル１１の実効的な不純物濃度よりも高い。各アクティブエリアＡＡ２において、複数のｐ＋形ソース・ドレイン層２４はＹ方向に沿って断続的に形成されている。各アクティブエリアＡＡ２に形成された複数のｐ＋形ソース・ドレイン層２４のうち、最も−Ｙ方向側に配置されたｐ＋形ソース・ドレイン層２４は、ｎ＋形ウェルコンタクト層２３の隣に形成されている。
【００１８】
ｐ＋形ウェルコンタクト層２１、ｎ＋形ソース・ドレイン層２２、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４が上述の如く配置されていることにより、あるアクティブエリアＡＡ１内に配置されたｐ＋形ウェルコンタクト層２１と、このアクティブエリアＡＡ１から見て−Ｙ方向側の隣にあるアクティブエリアＡＡ２内に配置された複数のｐ＋形ソース・ドレイン層２４とが、同一の連続したｐ＋インプラ領域Ｒｐ＋内に位置する。また、これらのアクティブエリアＡＡ１及びＡＡ２から見て、Ｘ方向側に配置されたアクティブエリアＡＡ１のｐ＋形ウェルコンタクト層２１及びアクティブエリアＡＡ２のｐ＋形ソース・ドレイン層２４も、同じｐ＋インプラ領域Ｒｐ＋内に位置する。
【００１９】
同様に、あるアクティブエリアＡＡ２内に配置されたｎ＋形ウェルコンタクト層２３と、このアクティブエリアＡＡ２から見て−Ｙ方向側の隣に配置されたアクティブエリアＡＡ１内に配置された複数のｎ＋形ソース・ドレイン層２２とが、同一の連続したｎ＋インプラ領域Ｒｎ＋内に位置する。また、これらのアクティブエリアＡＡ２及びＡＡ１から見て、Ｘ方向側に配置されたアクティブエリアＡＡ２のｎ＋形ウェルコンタクト層２３及びアクティブエリアＡＡ１のｎ＋形ソース・ドレイン層２２も、同じｎ＋インプラ領域Ｒｎ＋内に位置する。
【００２０】
ｐ＋インプラ領域Ｒｐ＋及びｎ＋インプラ領域Ｒｎ＋は、Ｙ方向に沿って交互に配列されている。ｐ＋インプラ領域Ｒｐ＋及びｎ＋インプラ領域Ｒｎ＋の配列は、ｐ形ウェル領域Ｒｐｗ及びｎ形ウェル領域Ｒｎｗの配列に対して、方向及び周期が等しく、位相がずれている。
【００２１】
一方、シリコン基板１０の上層部分におけるアクティブエリアが形成されていない領域は、掘り込まれて溝２５となっており、この溝２５内に素子分離絶縁体であるＳＴＩ（shallow trench isolation）２６が設けられている。すなわち、ＳＴＩ２６は、アクティブエリアの相互間に配置され、アクティブエリア同士を電気的に分離している。上方から見て、ＳＴＩ２６の形状は格子状である。また、ＳＴＩ２６の上部はシリコン基板１０の上面から突出している。
【００２２】
そして、シリコン基板１０におけるＳＴＩ２６によって覆われていない部分の上には、ゲート絶縁膜２７が設けられている。なお、図２においては、図を見やすくするために、ゲート絶縁膜２７は省略されている。後述する他の平面図（図４、図５、図７、図８）についても同様である。ゲート絶縁膜２７上におけるｎ＋形ソース・ドレイン層２２間のチャネル領域の直上域、及びｐ＋形ソース・ドレイン層２４間のチャネル領域の直上域には、ゲート電極２８が設けられている。各ゲート電極２８はＸ方向に延び、各アクティブエリアの上方を横断している。一部のゲート電極２８は、１つのアクティブエリアのみを横断している。他の一部のゲート電極２８は、Ｘ方向に配列された複数のアクティブエリアを横断している。
【００２３】
これにより、各アクティブエリアＡＡ１には、複数のｎチャネル形ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）が形成され、各アクティブエリアＡＡ２には、複数のｐチャネル形ＭＯＳＦＥＴが形成される。なお、隣り合うＭＯＳＦＥＴ間においては、ソース・ドレイン層が共有されている。
【００２４】
なお、図２及び図３においては、各アクティブエリアＡＡ１に４つのｎ＋形ソース・ドレイン層２２が形成され、その上方に３本のゲート電極２８が設けられ、また、各アクティブエリアＡＡ２に４つのｐ＋形ソース・ドレイン層２４が形成され、その上方に３本のゲート電極２８が設けられている例を示したが、本実施形態はこれには限定されない。各アクティブエリアＡＡ１に形成されるｎ＋形ソース・ドレイン層２２の数、及び、各アクティブエリアＡＡ２に形成されるｐ＋形ソース・ドレイン層２４の数は、任意である。従って、これらのアクティブエリアに形成されるＭＯＳＦＥＴの数も任意である。但し、各アクティブエリアＡＡ１に形成されるｐ＋形ウェルコンタクト層２１の数は１つであり、各アクティブエリアＡＡ２に形成されるｎ＋形ウェルコンタクト層２３の数も１つである。また、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３は、全てのアクティブエリアについて同じ側の端部、すなわち、−Ｙ方向側の端部に配置される。
【００２５】
図４に示すように、アクティブエリアＡＡ１の−Ｙ方向側の端部においては、上方から見て、ｐ＋形ウェルコンタクト層２１と、このｐ＋形ウェルコンタクト層２１に接したｎ＋形ソース・ドレイン層２２との境界を含む領域に、コンタクト３１が設けられている。上方から見て、コンタクト３１の形状はＹ方向を長手方向とする長方形又は略長方形である。そして、相互に接したｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２は、コンタクト３１の下端に共通接続されている。また、ｐ＋形ウェルコンタクト層２１に接していないｎ＋形ソース・ドレイン層２２の上方には、それぞれ、コンタクト３２が設けられている。上方から見て、コンタクト３２の形状はＸ方向を長手方向とする長方形又は略長方形であり、各ｎ＋形ソース・ドレイン層２２はコンタクト３２の下端に接続されている。
【００２６】
同様に、アクティブエリアＡＡ２の−Ｙ方向側の端部においては、上方から見て、ｎ＋形ウェルコンタクト層２３と、このｎ＋形ウェルコンタクト層２３に接したｐ＋形ソース・ドレイン層２４との境界を含む領域に、コンタクト３３が設けられている。上方から見て、コンタクト３３の形状はＹ方向を長手方向とする長方形又は略長方形である。そして、相互に接したｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４は、コンタクト３３の下端に共通接続されている。また、ｎ＋形ウェルコンタクト層２３に接していないｐ＋形ソース・ドレイン層２４の上方には、それぞれ、コンタクト３４が設けられている。上方から見て、コンタクト３４の形状はＸ方向を長手方向とする長方形又は略長方形であり、各ｐ＋形ソース・ドレイン層２４はコンタクト３４の下端に接続されている。
【００２７】
上述の如く、コンタクト３１及び３３の長手方向はＹ方向であり、コンタクト３２及び３４の長手方向はＸ方向である。そして、長手方向を考慮しなければ、上方から見て、コンタクト３１〜３４は相互に同じ形状である。すなわち、コンタクト３１及び３３は、コンタクト３２及び３４を、上方から見てその長手方向がＹ方向となるように回転させた形状である。また、コンタクト３１及び３３は、それぞれ２つの層に接続されたバッティングコンタクトである。なお、コンタクト３１及び３３は、Ｙ方向に沿って配列された２つの層の双方に接続されるため、長手方向はＹ方向であることが好ましいが、コンタクト３２及び３４は、１つの層のみに接続されるため、長手方向はＸ方向であってもＹ方向であっても構わない。
【００２８】
コンタクト３１上には、配線３６が設けられており、コンタクト３１の上端に接続されている。また、コンタクト３３上には、配線３７が設けられており、コンタクト３３の上端に接続されている。更に、コンタクト３２及び３４上にもそれぞれ配線（図示せず）が設けられており、コンタクト３２及び３４はこれらの配線に接続されている。なお、図示の便宜上、図２及び図３においては、コンタクト３１〜３４、配線３６及び３７は、省略されている。
【００２９】
次に、本実施形態の効果について説明する。
本実施形態において、センスアンプ領域ＳＡに形成された複数のアクティブエリアは、上方から見て、いずれも長手方向をＹ方向とする長方形である。また、アクティブエリアはＸ方向及びＹ方向に沿ってマトリクス状に配列されている。このように、本実施形態においては、アクティブエリアのレイアウトが単純な繰り返しのパターンであるため、シリコン基板１０の上面に溝２５を形成してアクティブエリア同士を分離するためのリソグラフィが容易である。これにより、アクティブエリアを微細化しても、アクティブエリアの形状を均一に保つことができ、アクティブエリアに形成されるＭＯＳＦＥＴの特性も均一に保つことができる。換言すれば、ＭＯＳＦＥＴの特性の均一性を維持しつつ、ＭＯＳＦＥＴを高集積化することができる。
【００３０】
また、本実施形態においては、ｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２を同一のアクティブエリアＡＡ１内に配置し、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４を同一のアクティブエリアＡＡ２内に配置している。この結果、センスアンプ領域ＳＡを小型化することができる。また、コンタクト３１及び３３をバッティングコンタクトとすることにより、コンタクトの本数を減らし、センスアンプ領域ＳＡをより一層小型化することができる。更に、コンタクト３１及び３３を、上方から見てコンタクト３２及び３４の長手方向がＹ方向となるように回転させた形状とすることにより、コンタクト３１及び３３をバッティングコンタクトとしている。これにより、コンタクト３１〜３４の形状が同一となるため、リソグラフィが容易になる。
【００３１】
更に、本実施形態においては、各アクティブエリアの同じ側の端部、すなわち、−Ｙ方向側の端部に、ウェルコンタクト層を配置している。このため、上述の如く、あるアクティブエリアＡＡ１に形成されたｐ＋形ウェルコンタクト層２１と、このアクティブエリアＡＡ１から見て−Ｙ方向側に配置されたアクティブエリアＡＡ２に形成されたｐ＋形ソース・ドレイン層２４とが、同一のｐ＋インプラ領域Ｒｐ＋内に位置する。これにより、これらのｐ＋形ウェルコンタクト層２１及びｐ＋形ソース・ドレイン層２４を、同一のイオン注入（ｐ＋インプラ）によって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、ｐ＋インプラ領域Ｒｐ＋と同じ形状とすることができるため、サイズの制約が緩くなる。
【００３２】
同様に、あるアクティブエリアＡＡ２に形成されたｎ＋形ウェルコンタクト層２３と、このアクティブエリアＡＡ２から見て−Ｙ方向側に配置されたアクティブエリアＡＡ１に形成されたｎ＋形ソース・ドレイン層２２が、同一のｎ＋インプラ領域Ｒｎ＋内に位置する。これにより、これらのｎ＋形ウェルコンタクト層２３及びｎ＋形ソース・ドレイン層２２を、同一のイオン注入（ｎ＋インプラ）によって形成することができる。また、このイオン注入に用いるレジストマスクの開口部は、領域Ｒｎ＋と同じ形状とすることができるため、サイズの制約が緩くなる。
【００３３】
このように、ｐ＋形ウェルコンタクト層２１及びｐ＋形ソース・ドレイン層２４を、同時に、且つ、サイズの制約が緩い条件で形成することができる。ｎ＋形ウェルコンタクト層２３及びｎ＋形ソース・ドレイン層２２についても同様である。このため、これらの層の形成が容易である。
【００３４】
次に、第２の実施形態について説明する。
図５は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図であり、
図６は、図５に示すＤ−Ｄ’線による断面図である。
【００３５】
図５及び図６に示すように、本実施形態に係る半導体装置２は、前述の第１の実施形態に係る半導体装置１（図１〜図４参照）と比較して、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３（以下、総称して「ウェルコンタクト層」ともいう）が、ＳＴＩ２６、並びにｎ＋形ソース・ドレイン層２２及びｐ＋形ソース・ドレイン層２４（以下、総称して「ソース・ドレイン層」ともいう）から離隔している点が異なっている。
【００３６】
すなわち、アクティブエリアＡＡ１に形成されたｐ＋形ウェルコンタクト層２１は、アクティブエリアＡＡ１の−Ｙ方向側の端部において、ＳＴＩ２６から離隔した領域に形成されている。また、ｐ＋形ウェルコンタクト層２１は、各アクティブエリアＡＡ１において最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２からも離隔している。ｐ＋形ウェルコンタクト層２１とＳＴＩ２６との間の隙間Ｓ１、及びｐ＋形ウェルコンタクト層２１ａとｎ＋形ソース・ドレイン層２２との間の隙間Ｓ２には、ｐ形ウェル１１が介在している。隙間Ｓ１の幅は、例えば、０．１〜０．３μｍ程度である。
【００３７】
そして、ｐ＋形ウェルコンタクト層２１はコンタクト４１に接続されており、各アクティブエリアＡＡ１において最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２はコンタクト４２に接続されている。コンタクト４１は配線４３に接続され、コンタクト４２は配線４４に接続されている。配線４３と配線４４は相互に接続されており、同じ電位が印加される。一方、最も−Ｙ方向側に配置されたｎ＋形ソース・ドレイン層２２以外のｎ＋形ソース・ドレイン層２２は、コンタクト３２を介して配線４５に接続されている。コンタクト３２、４１及び４２の形状及び向きは、相互に同一である。アクティブエリアＡＡ２に形成されたｎ＋形ウェルコンタクト層２３（図４参照）及びその周辺の構成も、同様である。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３８】
次に、本実施形態の効果について説明する。
本実施形態においては、ウェルコンタクト層をＳＴＩ２６から離隔した領域に形成している。このため、ウェルコンタクト層を形成するためのイオン注入の際に、シリコン基板１１におけるＳＴＩ２６に接した部分に不純物イオンが注入されて、ＳＴＩ２６との界面を起点として結晶欠陥が生じることを防止できる。この結果、この結晶欠陥を経路としたリーク電流が発生することを防止できる。
【００３９】
本実施形態に係る半導体装置２はＮＡＮＤ型フラッシュメモリであり、メモリアレイ領域ＭＡ（図１）には、多数のメモリセルが形成されている。そして、メモリアレイ領域ＭＡにおいてメモリセルを高集積化すると、メモリセルに電荷が蓄積されている場合と蓄積されていない場合の読出電流の差が小さくなるため、センスアンプの性能をより向上させる必要がある。本実施形態によれば、センスアンプ領域ＳＡに形成されたＭＯＳＦＥＴのリーク電流を低減することができるため、センスアンプの性能が向上する。この結果、メモリセルの高集積化を図ることができる。
【００４０】
また、本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトが単純な繰り返しパターンであるため、リソグラフィの難易度が低い。これにより、アクティブエリアの形状の均一性を保持したまま、アクティブエリアを微細化することができる。更に、コンタクトの形状及び向きを同一とすることにより、リソグラフィを容易にすることができる。
【００４１】
次に、第３の実施形態について説明する。
図７は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
図７に示すように、本実施形態に係る半導体装置３においては、前述の第２の実施形態に係る半導体装置２（図５参照）と同様に、ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３が、ＳＴＩ２６から離隔している。また、前述の第１の実施形態に係る半導体装置１（図４参照）と同様に、ｐ＋形ウェルコンタクト層２１はｎ＋形ソース・ドレイン層２２の隣に配置されており、ｎ＋形ウェルコンタクト層２３はｐ＋形ソース・ドレイン層２４の隣に配置されている。更に、ｐ＋形ウェルコンタクト層２１及びｎ＋形ソース・ドレイン層２２は共通のコンタクト３１に接続されており、ｎ＋形ウェルコンタクト層２３及びｐ＋形ソース・ドレイン層２４は共通のコンタクト３３に接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４２】
本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソース・ドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域ＳＡを小型化する効果、コンタクト３１及び３３をバッティングコンタクトとすることにより、センスアンプ領域ＳＡを小型化する効果、及び、コンタクト３１〜３４の形状を同一とすることにより、リソグラフィを容易にする効果を得ることができる。また、前述の第２の実施形態と同様に、ウェルコンタクト層をＳＴＩ２６から離隔した領域に形成することにより、結晶欠陥に起因したリーク電流を抑制する効果を得ることができる。
【００４３】
次に、第４の実施形態について説明する。
図８は、本実施形態に係る半導体装置のアクティブエリアの端部を例示する平面図である。
図８に示すように、本実施形態に係る半導体装置４においては、前述の第１の実施形態に係る半導体装置１（図４参照）と同様に、ウェルコンタクト層（ｐ＋形ウェルコンタクト層２１及びｎ＋形ウェルコンタクト層２３）が、アクティブエリアの−Ｙ方向側の端縁まで形成されると共に、Ｘ方向全長にわたって形成されている。従って、ウェルコンタクト層は、ＳＴＩ２６に接している。また、前述の第２の実施形態に係る半導体装置２（図５参照）と同様に、同じアクティブエリア内に形成されたウェルコンタクト層と、このウェルコンタクト層に最も近いソース・ドレイン層とは、相互に離隔しており、別々のコンタクトに接続されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【００４４】
本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアのレイアウトを単純な繰り返しのパターンとすることにより、アクティブエリアの形状を均一化する効果、ウェルコンタクト層とソース・ドレイン層を同一のアクティブエリア内に配置することにより、センスアンプ領域ＳＡを小型化する効果、及び、ウェルコンタクト層を各アクティブエリアの同じ側の端部に配置することにより、隣のアクティブエリアのソース・ドレイン層と同一のイオン注入によって形成できる効果を得ることができる。また、前述の第２の実施形態と同様に、コンタクトの形状及び向きを相互に同一とすることにより、リソグラフィを容易にする効果を得ることができる。
【００４５】
次に、比較例について説明する。
図９は、本比較例に係る半導体装置のセンスアンプ領域を例示する平面図であり、
図１０は、図９に示す領域Ｅを例示する平面図であり、
図１１は、図１０に示すＦ−Ｆ’線による断面図である。
【００４６】
図９〜図１１に示すように、本比較例に係る半導体装置１０１においては、ウェルコンタクト層がアクティブエリアの外部に形成されている。すなわち、各ｐ形ウェル１１においては、Ｘ方向に沿って１列に配列された複数のアクティブアリアＡＡ１から見て−Ｙ方向側の領域に、Ｘ方向に延びる１本のストライプ状のｐ＋形ウェルコンタクト層１２１が形成されている。また、各ｐ形ウェル１１において、アクティブエリアＡＡ１とｐ＋形ウェルコンタクト層１２１との間には、ＳＴＩ２６が介在している。同様に、各ｎ形ウェル１２においては、Ｘ方向に沿って１列に配列された複数のアクティブアリアＡＡ２から見て−Ｙ方向側の領域に、Ｘ方向に延びる１本のストライプ状のｎ＋形ウェルコンタクト層１２３が形成されており、アクティブエリアＡＡ２とｎ＋形ウェルコンタクト層１２３との間には、ＳＴＩ２６が介在している。
【００４７】
本比較例においては、アクティブエリアＡＡ１及びＡＡ２がＹ方向を長手方向とする長方形であり、ｐ＋形ウェルコンタクト層１２１及びｎ＋形ウェルコンタクト層１２３がＸ方向に延びるストライプ状である。このように、本比較例においては、ウェルコンタクト層も含めたアクティブエリアのレイアウトが、Ｘ方向に延びる部分とＹ方向に延びる部分が混在した複雑なレイアウトであるため、リソグラフィが困難である。これにより、センスアンプ領域ＳＡの高集積化が阻害されてしまう。
【００４８】
また、本比較例においては、ｐ＋形ウェルコンタクト層１２１を形成するためのｐ＋インプラ領域Ｒｐ＋を、ｐ形ウェル１１とＳＴＩ２６の界面１１０を含むように設定する必要がある。このため、ｐ＋形ウェルコンタクト層１２１における界面１１０に接した部分１１２に、界面１１０を起点とした結晶欠陥が発生する可能性がある。ｐ＋形ウェルコンタクト層１２１に結晶欠陥が発生すると、この結晶欠陥を電流経路としてリーク電流が流れてしまう。ｎ＋形ウェルコンタクト層１２３についても同様に、ｎ＋インプラ領域Ｒｎ＋をｎ形ウェル１１とＳＴＩ２６の界面１１１を含むように設定する必要があるが、そうすると、ｎ＋形ウェルコンタクト層１２３における界面１１１に接した部分に結晶欠陥が導入され、リーク電流が発生してしまう可能性がある。そして、結晶欠陥に起因してリーク電流が発生すると、センスアンプの特性が低下してしまう。
【００４９】
更に、本比較例においては、ｐ＋形ウェルコンタクト層１２１をアクティブエリアＡＡ１から離隔した位置に配置し、これらの間にＳＴＩ２６を介在させている。また、ｎ＋形ウェルコンタクト層１２３をアクティブエリアＡＡ２から離隔した位置に配置し、これらの間にＳＴＩ２６を介在させている。このため、センスアンプ領域ＳＡにおけるＹ方向の長さが長くなる。これによっても、センスアンプ領域ＳＡの高集積化が阻害されてしまう。このように、本比較例に係る半導体装置１０１においては、高集積化が困難である。
【００５０】
これに対して、前述の第１〜第４の実施形態によれば、各アクティブエリア内にウェルコンタクト層を形成しているため、アクティブエリアのレイアウトが単純になり、リソグラフィが容易になる。これにより、アクティブエリアの形状安定性を確保しつつ、アクティブエリアを微細化することができる。また、アクティブエリアとウェルコンタクト層とを分離するＳＴＩが設けられていないため、センスアンプ領域ＳＡの小型化を図ることができる。更に、前述の第２及び第３の実施形態によれば、イオン注入に伴う結晶欠陥の発生を抑え、リーク電流を低減することができる。また、前述の第１及び第４の実施形態においても、比較例と比較して、ｐ形ウェル１１及びｎ形ウェル１２とＳＴＩ２６との接触面積が小さくなるため、結晶欠陥に起因するリーク電流を低減できる。
【００５１】
次に、実施例について説明する。
本実施例においては、前述の第２の実施形態に係る半導体装置２（図５及び図６参照）と、前述の比較例に係る半導体装置１０１（図９〜図１１参照）について、ＳＴＩからウェルコンタクト層に至る領域のＹ方向における不純物濃度分布をシミュレーションした。
図１２は、横軸にＹ方向における位置をとり、縦軸にリン濃度をとって、アクティブエリア内のリン濃度プロファイルを例示するグラフ図である。
【００５２】
図１２の横軸は、Ｙ方向における位置を、ＳＴＩ２６とｎ形ウェル１２との界面を基準として表している。図１２の横軸において正の数値によって示される範囲は、半導体装置２においてはｎ形ウェル１２及びｎ＋形ウェルコンタクト層２３の内部に相当し、半導体装置１０１においてはｎ＋形ウェルコンタクト層１２３の内部に相当する。一方、負の数値によって示される範囲は、ＳＴＩ２６の内部に相当する。また、図１２の縦軸は、シリコン基板１０とゲート絶縁膜２６との界面から１０ｎｍ程度の深さの位置におけるリン濃度を表している。
【００５３】
図１２に示す実線Ｌ１は、半導体装置２におけるＳＴＩ２６からｎ形ウェル１２を介してｎ＋形ウェルコンタクト層２３に到達する領域のリン濃度プロファイルを示している。ここでは、ＳＴＩ２６とｎ＋インプラ領域Ｒｎ＋との距離を０．３μｍとした。
図１２に示す破線Ｌ２は、半導体装置１０１におけるＳＴＩ２６からｎ＋形ウェルコンタクト層１２３に到達する領域のリン濃度プロファイルを示している。ここでは、ｎ＋インプラ領域Ｒｎ＋をＳＴＩ２６とｎ形ウェル１２との界面１１１を含むように設定した。
【００５４】
図１２に実線Ｌ１で示すように、前述の第２の実施形態に係る半導体装置２については、アクティブエリアＡＡ２の内部であって、ＳＴＩ２６から約０．３μｍ以上離隔した部分、すなわち、ｎ＋インプラ領域Ｒｎ＋に相当する部分におけるリン濃度が１×１０２０〜１×１０２１ｃｍ−３程度であり、ｎ＋形ソース・ドレイン層２２（図５参照）のリン濃度と同程度であった。一方、ＳＴＩ２６からの距離が０．２μｍ以下の部分、すなわち、アクティブエリアＡＡ２の端部におけるリンの濃度は、１×１０１７〜１×１０１９ｃｍ−３程度であり、チャネル領域のリン濃度と同程度であった。
これに対して、図１２に破線Ｌ２で示すように、前述の比較例に係る半導体装置１０１については、ｎ＋形ウェルコンタクト層１２３におけるリンの濃度は、Ｙ方向の位置によらずほぼ一定であり、１×１０２０〜１×１０２１ｃｍ−３程度であった。
【００５５】
図１２に示す濃度プロファイルは、リンについてのシミュレーション結果であるが、ボロンについても同様となる。すなわち、ｐ＋形ウェルコンタクト層２３及び１２３についても、図１２に示すプロファイルと同様なプロファイルを示す。但し、ボロンはリンよりも拡散しやすいため、半導体装置２におけるボロン濃度プロファイルは、図１２の実線Ｌ１に示すリン濃度プロファイルよりも、若干なだらかとなる。
【００５６】
半導体装置２において、ウェルコンタクト層に相当する部分における不純物濃度を１×１０２０〜１×１０２１ｃｍ−３とし、アクティブエリアの端部における不純物濃度を１×１０１７〜１×１０１９ｃｍ−３とする濃度の関係は、ＳＴＩ２６とインプラ領域Ｒｎ＋との距離を０．１μｍまで短縮しても、実現可能と考えられる。
【００５７】
以上説明した実施形態によれば、高集積化が可能な半導体装置を実現することができる。
【００５８】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００５９】
１、２、３、４：半導体装置、１０：シリコン基板、１１：ｐ形ウェル、１２：ｎ形ウェル、２１：ｐ＋形ウェルコンタクト層、２２：ｎ＋形ソース・ドレイン層、２３：ｎ＋形ウェルコンタクト層、２４：ｐ＋形ソース・ドレイン層、２５：溝、２６：ＳＴＩ、２７：ゲート絶縁膜、２８：ゲート電極、３１〜３４：コンタクト、３６、３７：配線、４１、４２：コンタクト、４３〜４５：配線、１０１：半導体装置、１２１：ｐ＋形ウェルコンタクト層、１２３：ｎ＋形ウェルコンタクト層、１１０、１１１：界面、１１２：部分、ＡＡ１、ＡＡ２：アクティブエリア、ＣＤ：カラムデコーダ領域、ＭＡ：メモリアレイ領域、ＲＤ：ロウデコーダ領域、ＳＡ：センスアンプ領域、Ｒｐｗ：ｐ形ウェル領域、Ｒｎｗ：ｎ形ウェル領域、Ｒｐ＋：ｐ＋インプラ領域、Ｒｎ＋：ｎ＋インプラ領域、Ｓ１、Ｓ２：隙間、Ｌ１：実線、Ｌ２：破線
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、第１方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、
前記半導体基板の上面に形成され、それぞれが前記第１導電形ウェルの一部を構成し、前記第１方向を長手方向とし、前記第１方向に対して交差する第２方向に沿って一列に配列された複数の第１アクティブエリアと、
前記半導体基板の上面に形成され、それぞれが前記第２導電形ウェルの一部を構成し、前記第１方向を長手方向とし、前記第２方向に沿って一列に配列された複数の第２アクティブエリアと、
各前記第１アクティブエリアにおける前記第１方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、
各前記第１アクティブエリアにおける前記一方の端部を除く部分に前記第１方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、
前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
各前記第２アクティブエリアにおける前記第１方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、
各前記第２アクティブエリアにおける前記一方の端部を除く部分に前記第１方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、
前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第１ウェルコンタクト層及び一の前記第１ソース・ドレイン層に共通接続された第１コンタクトと、
前記第２ウェルコンタクト層及び一の前記第２ソース・ドレイン層に共通接続された第２コンタクトと、
他の前記第１ソース・ドレイン層に接続された第３コンタクトと、
他の前記第２ソース・ドレイン層に接続された第４コンタクトと、
を備え、
各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側であり、
上方から見て、前記第３コンタクト及び前記第４コンタクトは前記第２方向を長手方向とする形状であり、前記第１コンタクト及び前記第２コンタクトは、前記第３コンタクト及び前記第４コンタクトを、上方から見てその長手方向が前記第１方向となるように回転させた形状であり、
ＮＡＮＤ型フラッシュメモリであり、
前記第１アクティブエリア及び前記第２アクティブエリアは、センスアンプ領域に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、
前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成し、前記一方向を長手方向とした第１アクティブエリアと、
前記半導体基板の上面に形成され、前記第２導電形ウェルの一部を構成し、前記一方向を長手方向とした第２アクティブエリアと、
前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、
前記第１アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、
前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、
前記第２アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、
前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
を備え、
各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側であることを特徴とする半導体装置。
【請求項３】
ＮＡＮＤ型フラッシュメモリであり、
前記第１アクティブエリア及び前記第２アクティブエリアは、センスアンプ領域に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電形ウェルの他の一部を構成し、前記一方向に対して交差する他方向に沿って前記第１アクティブエリアと共に一列に配列された複数の他の第１アクティブエリアと、
前記第２導電形ウェルの他の一部を構成し、前記他方向に沿って前記第２アクティブエリアと共に一列に配列された複数の他の第２アクティブエリアと、
をさらに備えたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１ウェルコンタクト層及び一の前記第１ソース・ドレイン層に共通接続された第１コンタクトと、
前記第２ウェルコンタクト層及び一の前記第２ソース・ドレイン層に共通接続された第２コンタクトと、
をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
他の前記第１ソース・ドレイン層に接続された第３コンタクトと、
他の前記第２ソース・ドレイン層に接続された第４コンタクトと、
をさらに備え、
上方から見て、前記第３コンタクト及び前記第４コンタクトは、前記一方向に対して交差する他方向を長手方向とする形状であり、前記第１コンタクト及び前記第２コンタクトは、前記第３コンタクト及び前記第４コンタクトを、上方から見てその長手方向が前記一方向となるように回転させた形状であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１アクティブエリア及び前記第２アクティブエリアの相互間に配置された素子分離絶縁体をさらに備え、
前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の上層部分に形成された第１導電形ウェルと、
前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成するアクティブエリアと、
前記アクティブエリアの長手方向における一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高いウェルコンタクト層と、
前記アクティブエリアにおける前記一方の端部を除く部分に断続的に形成され、第２導電形である複数のソース・ドレイン層と、
前記アクティブエリアの周囲に配置された素子分離絶縁体と、
前記アクティブエリアにおける前記ソース・ドレイン層に挟まれた部分上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする半導体装置。
【請求項１】
半導体基板と、
前記半導体基板の上層部分に形成され、第１方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、
前記半導体基板の上面に形成され、それぞれが前記第１導電形ウェルの一部を構成し、前記第１方向を長手方向とし、前記第１方向に対して交差する第２方向に沿って一列に配列された複数の第１アクティブエリアと、
前記半導体基板の上面に形成され、それぞれが前記第２導電形ウェルの一部を構成し、前記第１方向を長手方向とし、前記第２方向に沿って一列に配列された複数の第２アクティブエリアと、
各前記第１アクティブエリアにおける前記第１方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、
各前記第１アクティブエリアにおける前記一方の端部を除く部分に前記第１方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、
前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
各前記第２アクティブエリアにおける前記第１方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、
各前記第２アクティブエリアにおける前記一方の端部を除く部分に前記第１方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、
前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
前記第１ウェルコンタクト層及び一の前記第１ソース・ドレイン層に共通接続された第１コンタクトと、
前記第２ウェルコンタクト層及び一の前記第２ソース・ドレイン層に共通接続された第２コンタクトと、
他の前記第１ソース・ドレイン層に接続された第３コンタクトと、
他の前記第２ソース・ドレイン層に接続された第４コンタクトと、
を備え、
各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側であり、
上方から見て、前記第３コンタクト及び前記第４コンタクトは前記第２方向を長手方向とする形状であり、前記第１コンタクト及び前記第２コンタクトは、前記第３コンタクト及び前記第４コンタクトを、上方から見てその長手方向が前記第１方向となるように回転させた形状であり、
ＮＡＮＤ型フラッシュメモリであり、
前記第１アクティブエリア及び前記第２アクティブエリアは、センスアンプ領域に形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上層部分に形成され、一方向に沿って交互に配列された第１導電形ウェル及び第２導電形ウェルと、
前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成し、前記一方向を長手方向とした第１アクティブエリアと、
前記半導体基板の上面に形成され、前記第２導電形ウェルの一部を構成し、前記一方向を長手方向とした第２アクティブエリアと、
前記第１アクティブエリアにおける前記一方向の一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い第１ウェルコンタクト層と、
前記第１アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い複数の第１ソース・ドレイン層と、
前記第１アクティブエリアにおける前記第１ソース・ドレイン層に挟まれた部分上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた第１ゲート電極と、
前記第２アクティブエリアにおける前記一方向の一方の端部に形成され、第２導電形であり、実効的な不純物濃度が前記第２導電形ウェルの実効的な不純物濃度よりも高い第２ウェルコンタクト層と、
前記第２アクティブエリアにおける前記一方の端部を除く部分に前記一方向に沿って断続的に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高い複数の第２ソース・ドレイン層と、
前記第２アクティブエリアにおける前記第２ソース・ドレイン層に挟まれた部分上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に設けられた第２ゲート電極と、
を備え、
各前記第１アクティブエリア及び各前記第２アクティブエリアにおける前記一方の端部は、相互に同じ側であることを特徴とする半導体装置。
【請求項３】
ＮＡＮＤ型フラッシュメモリであり、
前記第１アクティブエリア及び前記第２アクティブエリアは、センスアンプ領域に形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電形ウェルの他の一部を構成し、前記一方向に対して交差する他方向に沿って前記第１アクティブエリアと共に一列に配列された複数の他の第１アクティブエリアと、
前記第２導電形ウェルの他の一部を構成し、前記他方向に沿って前記第２アクティブエリアと共に一列に配列された複数の他の第２アクティブエリアと、
をさらに備えたことを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１ウェルコンタクト層及び一の前記第１ソース・ドレイン層に共通接続された第１コンタクトと、
前記第２ウェルコンタクト層及び一の前記第２ソース・ドレイン層に共通接続された第２コンタクトと、
をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
他の前記第１ソース・ドレイン層に接続された第３コンタクトと、
他の前記第２ソース・ドレイン層に接続された第４コンタクトと、
をさらに備え、
上方から見て、前記第３コンタクト及び前記第４コンタクトは、前記一方向に対して交差する他方向を長手方向とする形状であり、前記第１コンタクト及び前記第２コンタクトは、前記第３コンタクト及び前記第４コンタクトを、上方から見てその長手方向が前記一方向となるように回転させた形状であることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１アクティブエリア及び前記第２アクティブエリアの相互間に配置された素子分離絶縁体をさらに備え、
前記第１ウェルコンタクト層及び前記第２ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項８】
半導体基板と、
前記半導体基板の上層部分に形成された第１導電形ウェルと、
前記半導体基板の上面に形成され、前記第１導電形ウェルの一部を構成するアクティブエリアと、
前記アクティブエリアの長手方向における一方の端部に形成され、第１導電形であり、実効的な不純物濃度が前記第１導電形ウェルの実効的な不純物濃度よりも高いウェルコンタクト層と、
前記アクティブエリアにおける前記一方の端部を除く部分に断続的に形成され、第２導電形である複数のソース・ドレイン層と、
前記アクティブエリアの周囲に配置された素子分離絶縁体と、
前記アクティブエリアにおける前記ソース・ドレイン層に挟まれた部分上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を備え、
前記ウェルコンタクト層は、前記素子分離絶縁体から離隔していることを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６９７９０（Ｐ２０１３−６９７９０Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１１−２０６３９１（Ｐ２０１１−２０６３９１）
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２３年９月２１日（２０１１．９．２１）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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