半導体装置および半導体装置の作製方法
【課題】チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。
【解決手段】ゲート絶縁層として熱酸化シリコン層を用いる。熱酸化シリコン層を用いることで、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層を用いる場合よりゲートリーク電流を抑制することができる。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わる。このようにして、半導体層の上に熱酸化シリコン層を形成し、熱酸化シリコン層をゲート絶縁層として用いたトランジスタを形成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の作製方法に関する。
【背景技術】
【０００２】
シリコン基板を用いた半導体装置の代表的な素子分離方法として、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法がある。シリコン基板を用いた半導体装置はこれらの方法により微細化が進んでいる。これらの方法を用いて作製した半導体装置では、チャネル領域を形成するシリコンを熱酸化することにより酸化シリコン層を形成し（以下、シリコン基板を熱酸化することによって形成された酸化シリコン層を、熱酸化シリコン層という）、該熱酸化シリコン層をゲート絶縁層に用いている。
【０００３】
ところで近年、シリコンを含まない半導体材料、たとえばゲルマニウム（Ｇｅ）や、窒化ガリウム（ＧａＮ）などの化合物半導体や、酸化亜鉛（ＺｎＯ）をはじめとする酸化物半導体を用いた半導体装置が注目されている。
【０００４】
これらの半導体材料はシリコンにはない様々な利点があることが知られている。たとえば酸化物半導体を用いた半導体装置は、シリコンを用いた半導体装置と比較してオフ電流を低くできる。特許文献１にはこのような酸化物半導体の性質を利用した半導体装置が開示されている。
【０００５】
しかしこれらの半導体材料を用いた半導体装置は、スケーリング則に沿った微細化を進めることが難しい。この要因の一つは、シリコンを用いた半導体装置のように優れたゲート絶縁層の形成方法が確立されていないことが挙げられる。
【０００６】
たとえば非特許文献１のＦｉｇ．１に記載の酸化物半導体に用いた半導体装置は、ゲート絶縁層としてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法の一種であるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成された酸化シリコン層を用いている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／０１０１３５１号明細書
【非特許文献】
【０００８】
【非特許文献１】郷戸ら（Ｇｏｄｏ ｅｔ，ａｌ．）、「アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ薄膜トランジスタにおけるトランジスタ特性の温度依存性および電子構造（Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ａｍｏｒｐｈｏｕｓ Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」、ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、２０１０年、４９巻、３号、ｐ．０３ＣＢ０４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層をゲート絶縁層に用いると、熱酸化シリコン層を用いる場合と比較して、ゲート絶縁層の薄膜化に伴ってゲートリーク電流が増大しやすいという問題が生じる。
【００１０】
そこで本発明では、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様ではチャネル領域にシリコンを含まない材料を用いる半導体装置において、ゲート絶縁層として熱酸化シリコン層を用いることとした。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わせ、ゲート絶縁層として用いる。この方法を適用することで、チャネル領域を形成する半導体層の材料にかかわらず、熱酸化シリコン層をゲート絶縁層として用いることができる。
【００１２】
さらに、ゲート電極をマスクとして半導体層を低抵抗化することで、自己整合的に半導体層にチャネル領域および一対の低抵抗領域を形成することができる。また、半導体層に熱酸化シリコン層と共にシリコン層を貼り合わせ、シリコン層をゲート電極として用いることもできる。
【００１３】
本発明の一態様は、ベース基板上に、半導体層を形成する工程と、シリコン基板を加熱により酸化して、シリコン基板上に熱酸化シリコン層を形成し、熱酸化シリコン層が形成されたシリコン基板にイオンを照射することにより脆化領域を形成する工程と、半導体層が形成されたベース基板と、脆化領域が形成されたシリコン基板と、を貼り合わせ、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程と、熱酸化シリコン層上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体層を低抵抗化することにより、半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、を有することを特徴とする、半導体装置の作製方法である。
【００１４】
また、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程において、ベース基板上に、熱酸化シリコン層およびシリコン層を形成し、熱酸化シリコン層上にゲート電極を形成する工程において、シリコン層を加工することによりゲート電極を形成してもよい。
【００１５】
本発明の別の一態様は、基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有することを特徴とする、半導体装置である。
【００１６】
本発明の別の一態様は、絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有するトランジスタと、一対の低抵抗領域の一方と、絶縁層と、絶縁層を介して、一対の低抵抗領域の一方と重畳する導電層と、を有する容量素子と、を有することを特徴とする、半導体装置である。
【００１７】
また、ゲート電極は、シリコンを含んでいてもよい。
【００１８】
また、半導体層は、酸化物半導体層であってもよい。
【００１９】
また、ゲート絶縁層は、水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下であってもよい。
【００２０】
また、ゲート絶縁層は、ハロゲン濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上であってもよい。
【発明の効果】
【００２１】
本発明の一態様により、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の一例を示す図。
【図２】半導体装置の一例を示す図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体装置の作製方法の一例を示す図。
【図５】半導体装置の一例を示す図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の作製方法の一例を示す図。
【図８】電子機器を説明するための図。
【図９】熱酸化処理により形成した酸化シリコン膜のＳＩＭＳ結果。
【図１０】塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜のＳＩＭＳ結果。
【図１１】ＣＶＤ法により形成した酸化窒化シリコン膜のＳＩＭＳ結果。
【図１２】スパッタリング法により形成した酸化シリコン膜のＳＩＭＳ結果。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２５】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造及び作製方法について、図１乃至図４を用いて説明する。
【００２６】
＜半導体装置の構成＞
図１は、トランジスタ２００の上面図および断面図である。図１（Ａ）はトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は、図１（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２００の構成要素の一部（たとえばゲート絶縁層１０８ａなど）を省略している。
【００２７】
図１に示すトランジスタ２００は、基板１００上に設けられた絶縁層１０２と、絶縁層１０２上に設けられた低抵抗領域１０４ａ１、チャネル領域１０４ａ２、および低抵抗領域１０４ａ３を有する半導体層１０４ａと、ゲート絶縁層１０８ａと、ゲート電極１１２ａと、を有する。低抵抗領域１０４ａ１および低抵抗領域１０４ａ３はソース領域またはドレイン領域として機能する。
【００２８】
ここでゲート絶縁層１０８ａには、熱酸化シリコン層を用いる。熱酸化シリコン層は結晶性の高いシリコン基板を材料とし、そのシリコン基板の表面から順に酸素が結合して形成されるため、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な膜となる。そのためゲート絶縁層に熱酸化シリコン層を用いることで、トランジスタ２００のゲートリーク電流を抑制することができる。また、ＣＶＤ法やスパッタリング法などの堆積法と比べ、熱酸化シリコン層は膜中の固定電荷が少なく、水素濃度が低い。
【００２９】
特にＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析法）により測定した膜中の水素濃度は、ＣＶＤ法、スパッタリング法を用いて形成した酸化シリコン層が４×１０１９ａｔｏｍｓ／ｃｍ３を超えるのに対して、熱酸化シリコン層は４×１０１９ａｔｏｍｓ／ｃｍ３以下である。そのため、ゲート絶縁層に熱酸化シリコン層を用いることによって、半導体装置の信頼性を向上させることができる。
【００３０】
また熱酸化シリコン層の形成を、ハロゲンを添加した酸化性雰囲気中で行うことによって、熱酸化シリコン層中にハロゲン元素を添加することができる。膜中にハロゲンが含まれることによって、可動イオン（例えばナトリウムイオンなど）をゲッタリングすることができる。そのため、半導体装置の信頼性を向上させることができる。
【００３１】
たとえばハロゲンとして塩素を用いる場合、ＳＩＭＳにより測定した塩素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３以上とすることができる。
【００３２】
なおゲート絶縁層１０８ａとして、シリコン基板をプラズマ酸化処理することにより形成した酸化シリコン層を用いてもよい。プラズマ酸化処理により、低温で、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。
【００３３】
また、ゲート絶縁層１０８ａの形状について、図１（Ｂ）では半導体層１０４ａとゲート絶縁層１０８ａの上面形状が等しくなっているが、これに限定されない。たとえば図２（Ａ）のトランジスタ２０１ａようにゲート絶縁層１０８ｂとチャネル領域１０４ａ２の上面形状が等しくてもよい。
【００３４】
またゲート電極１１２ａには、不純物を含むシリコン、シリサイドまたは金属材料を用いる。不純物を含むシリコンとしては、不純物を含んで形成された低抵抗シリコン、または不純物を添加（イオンドーピングまたはイオンインプランテーション等）して抵抗を下げたシリコンを用いることが好ましい。シリサイドとしては、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、白金シリサイド等を用いることができる。シリサイドを用いることで、低抵抗なゲート電極１１２ａとすることができる。金属材料としては、アルミニウムや銅、チタン、タンタル、タングステン等を用いることができる。金属材料を用いることで、さらに低抵抗なゲート電極１１２ａとすることができる。
【００３５】
本実施の形態では、ゲート電極１１２ａとして、不純物を含むシリコンを用いることとする。
【００３６】
またゲート電極１１２ａをマスクとして半導体層１０４ａに不純物を添加することで、自己整合的に低抵抗領域１０４ａ１および低抵抗領域１０４ａ３を形成することができる。そのためゲート電極１１２ａの幅を短くすることで、ゲート電極１１２ａをマスクに自己整合的に形成されるチャネル領域１０４ａ２、すなわちトランジスタ２００のチャネル長を縮小することができる。
【００３７】
また半導体層１０４ａには、シリコンを含まない半導体材料を用いる。たとえばシリコンよりも電界効果移動度の高い、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）を用いてもよい。またシリコンよりもバンドギャップが広い窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを用いてもよい。中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。さらに酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば信頼性）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の加熱処理によって結晶性の酸化物半導体を得ることができる。
【００３８】
なおシリコンを含まない半導体材料とは、主成分としてシリコンおよびシリコン化合物以外のものを用いた半導体材料をいい、具体的にはシリコンの濃度が１０ａｔｏｍｉｃ％未満である材料をいう。
【００３９】
本実施の形態では、シリコンを含まない半導体層１０４ａとして、酸化物半導体を用いることとする。
【００４０】
半導体層１０４ａに酸化物半導体を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００４２】
例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。
【００４３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
【００４４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００４６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００４７】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４８】
酸化物半導体をチャネル領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差が０Ｖ以下またはしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体層の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
【００４９】
酸化物半導体は非単結晶であり、結晶性を有することが好ましい。非晶質でも多結晶でもよく、非晶質中に結晶性領域を含むなど、完全な非晶質でなくてもよい。
【００５０】
また、酸化物半導体層には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を用いることができる。酸化物半導体層にＣＡＡＣである酸化物半導体層を用いることで、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。
【００５１】
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【００５２】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５３】
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【００５４】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【００５５】
基板１００に用いるものとして、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウムなどの化合物半導体基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００５６】
絶縁層１０２は、半導体層１０４ａとして酸化物半導体を用いる場合は、熱が与えられることにより酸素を放出する絶縁膜であることが好ましい。酸化物半導体と、熱が与えられることにより酸素を放出する絶縁膜とを接して設けることにより、加熱処理の際に、絶縁膜から酸素を放出し酸化物半導体に拡散（又は供給）させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層及び酸化物半導体の界面準位を低減することができる。この結果、トランジスタの動作などに起因して生じうる電荷などが、絶縁層及び酸化物半導体の界面に捕獲されることを抑制することができるため、しきい値電圧がマイナス方向へシフトすることを抑制することができる。
【００５７】
熱が与えられることにより酸素を放出する絶縁層１０２としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁層を用いることが好ましい。絶縁層１０２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【００５８】
また、半導体層１０４ａとゲート絶縁層１０８ａとの界面は、平坦であることが好ましい。界面が平坦であると、界面状態がよいためトランジスタの特性が向上する。たとえば、ＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。
【００５９】
また、基板１００が絶縁層１０２と同様の機能を持つ場合は、図２（Ｂ）に示すトランジスタ２０１ｂのように、絶縁層１０２をもたない構成としてもよい。絶縁層１０２を持たない構成とすることで、工程を簡略化することができる。
【００６０】
＜半導体装置の作製方法＞
次に、図１に示すトランジスタ２００の作製方法について、図３および図４を用いて説明する。なお図２（Ａ）および図２（Ｂ）に示すトランジスタ２０１ａおよびトランジスタ２０１ｂについては、図１に示すトランジスタ２００との構成の違いがそれぞれ、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂの形状、ならびに絶縁層１０２の有無のみであるので、下記の記載を参酌して作製することができる。
【００６１】
まず、基板１００上に、絶縁層１０２を形成した後、絶縁層１０２上に半導体層１０４を形成する（図３（Ａ−１）、図３（Ａ−２）、図３（Ａ−３）参照）。
【００６２】
基板１００に用いる材料としては、図１についての記載を参酌することができる。
【００６３】
絶縁層１０２は、スパッタリング法、ＣＶＤ法等により形成することができる。スパッタリング法を用いて絶縁層１０２を形成すると、熱が与えられることにより酸素を放出する絶縁層１０２とすることができる。そのため、半導体層１０４ａに酸化物半導体を用いた半導体装置とする場合に好ましい。
【００６４】
絶縁層１０２は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下とする。絶縁層１０２を厚く形成することで、絶縁層１０２から離脱する酸素の量を増加させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層１０２及び後に形成される酸化物半導体膜との界面における界面準位を低減することができる。
【００６５】
絶縁層１０２は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜又は窒化酸化シリコン膜と酸化シリコン膜の積層で設けてもよい。酸化アルミニウム膜及び窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板１００に含まれる不純物を酸化アルミニウム膜及び窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、絶縁層１０２としてスパッタリング法で形成した酸化シリコン膜を用いることとする。
【００６６】
半導体層１０４に用いる材料としては、図１についての記載を参酌することができる。半導体層１０４の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いることができる。
【００６７】
半導体層１０４として酸化物半導体を用いる場合、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０ａｔｏｍｉｃ％以上、好ましくは５０ａｔｏｍｉｃ％以上、さらに好ましくは８０ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【００６８】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎターゲットを用いる。また加熱処理によってターゲットにおけるＺｎの原子数比よりも、成膜した酸化物半導体層におけるＺｎの原子数比が小さくなる場合がある。そのため、所望の原子数比より、Ｚｎの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎターゲットを用いて酸化物半導体を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【００６９】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎターゲットを用いる。また所望の原子数比より、Ｚｎの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎターゲットを用いて酸化物半導体を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【００７０】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【００７１】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【００７２】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。
【００７３】
ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【００７４】
酸化物半導体は、成膜時の基板加熱に加えて、成膜後の加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。
【００７５】
加熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）で行うことが好ましい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【００７６】
ここでは、半導体層１０４として酸化物半導体を用い、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下の厚さで成膜することとする。
【００７７】
半導体層１０４の表面は平坦であることが好ましい。表面が平坦であると、後の工程で熱酸化シリコン層１０８と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、半導体層１０４のＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。また最大高低差（ＰＶ）が３ｎｍ以下であることが好ましい。また自乗平均面粗さ（Ｒｑ（ＲＭＳともいう））が０．３ｎｍ以下であることが好ましい。半導体層１０４としてスパッタリング法により成膜した酸化物半導体を用いると、上記のＲａ、ＰＶ、Ｒｑを満たす半導体層１０４とすることが可能である。
【００７８】
次に、基板１００とは別にシリコン基板１０６を用意し、シリコン基板１０６上に熱酸化シリコン層１０８を形成する（図３（Ｂ−１）、図３（Ｂ−２）参照）。
【００７９】
シリコン基板１０６には、単結晶シリコン基板や多結晶シリコン基板などの高い結晶性を有するシリコンを用いる。また、不純物を含んで製造された低抵抗シリコン基板を用いてもよいし、高抵抗シリコン基板を用いてもよい。高抵抗シリコン基板を用いる場合は、後の工程でゲート電極１１２ａに不純物を十分に添加するか、シリサイド化を行うことが好ましい。また、シリコン基板に代わり、炭化シリコン基板を用いてもよい。
【００８０】
シリコン基板１０６を加熱処理により酸化（以降、熱酸化処理という）して、熱酸化シリコン層１０８を形成する。シリコン基板１０６として高い結晶性を有するシリコンを用いるため、ゲート絶縁層として良質な熱酸化シリコン層１０８を得ることができる。熱酸化シリコン層１０８の水素濃度は、ＳＩＭＳにおいて４×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００８１】
熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で行うことが好ましい。たとえば、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０ａｔｏｍｉｃ％（好ましくは３ａｔｏｍｉｃ％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（たとえば９５０℃）で熱酸化処理を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される熱酸化シリコン層１０８の厚さとしては、３ｎｍ〜１０００ｎｍ（好ましくは５ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。熱酸化シリコン層１０８中の塩素濃度としては、ＳＩＭＳにおいて１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下が好ましい。塩素原子により、シリコン中の可動イオン（例えばナトリウムイオンなど）をゲッタリングし、トランジスタの信頼性を向上させることができる。
【００８２】
また、熱酸化処理の代わりにプラズマ酸化処理を行って酸化シリコン層を形成してもよい。プラズマ酸化処理の場合、低温で、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。
【００８３】
プラズマ酸化処理としては、酸素または酸化窒素等の酸素原子を含むガスを用いて行う。これに加えて、たとえばヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス、アンモニア、窒素、水素などを含む混合ガスを用いて行ってもよい。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）によって、シリコン層の表面を酸化することにより、ゲート絶縁層として優れた酸化シリコン層が形成できる。
【００８４】
本実施の形態では、シリコン基板１０６に塩化水素を含む雰囲気中で熱酸化処理を行うことにより、熱酸化シリコン層１０８を形成することとする。従って、熱酸化シリコン層１０８は、ＳＩＭＳにおいて塩素原子を１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下含有した層となる。
【００８５】
なお、熱酸化シリコン層１０８の表面は平坦であることが好ましい。表面が平坦であると、後の工程で半導体層１０４と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、熱酸化シリコン層１０８のＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。また最大高低差（ＰＶ）が２ｎｍ以下であることが好ましい。また自乗平均面粗さ（Ｒｑ（ＲＭＳともいう））が０．２ｎｍ以下であることが好ましい。シリコン基板１０６に熱酸化処理を行って熱酸化シリコン層１０８を形成することで、上記のＲａ、ＰＶ、Ｒｑを満たす熱酸化シリコン層１０８とすることが可能である。
【００８６】
次に、熱酸化シリコン層１０８が形成されたシリコン基板１０６にイオンを照射することにより、シリコン基板１０６中に脆化領域１１０を形成する（図３（Ｂ−３）参照）。例えば、電界で加速されたイオンでなるイオンビームを照射して、シリコン基板１０６の表面から所定の深さの領域に脆化領域１１０を形成する。脆化領域１１０が形成される深さにより、シリコン基板１０６から分離される半導体層の厚さが決定される。脆化領域１１０が形成される深さは、熱酸化シリコン層１０８の厚さを超える必要がある。たとえばシリコン基板１０６の熱酸化シリコン層１０８とシリコンの界面から５０ｎｍ以上１１００ｎｍ以下の深さ、好ましくは５０ｎｍ以上３００ｎｍ以下の深さとすることができる。
【００８７】
イオンをシリコン基板１０６に添加する際には、イオンインプランテーション装置またはイオンドーピング装置を用いることができる。イオンインプランテーション装置は、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に照射する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオンインプランテーション装置と同様に、質量分離を伴うイオンの照射を行うこともできる。
【００８８】
イオンドーピング装置を用いる場合、ソースガスとして水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてＨ＋、Ｈ２＋、Ｈ３＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３＋を多く照射することが好ましい。具体的には、イオンビームに、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が７０％以上含まれるようにすることが好ましい。また、Ｈ３＋の割合を８０％以上とすることがより好ましい。このようにＨ３＋の割合を高めておくことで、脆化領域１１０に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。これにより、脆化領域１１０における分離が容易になる。また、Ｈ３＋を多く照射することで、Ｈ＋、Ｈ２＋を照射する場合より短時間で脆化領域１１０を形成することができる。
【００８９】
イオンインプランテーション装置を用いる場合には、質量分離により、Ｈ３＋が照射されるようにすることが好ましい。
【００９０】
イオン照射工程のソースガスには水素を含むガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。
【００９１】
次に、基板１００とシリコン基板１０６とを貼り合わせる。具体的には、基板１００とシリコン基板１０６とを対向させて、基板１００に形成された半導体層１０４と、シリコン基板１０６に形成された熱酸化シリコン層１０８とを貼り合わせる（図３（Ｃ）参照）。
【００９２】
次に、基板１００とシリコン基板１０６とを貼り合わせた後に、貼り合わされた基板１００およびシリコン基板１０６に第１の加熱処理を施して、貼り合わせを強固なものとすることが好ましい。この際の加熱温度は、脆化領域１１０における分離が進行しない温度とする必要がある。例えば、１００℃以上４００℃未満、好ましくは３００℃以下とする。加熱処理時間については処理時間と貼り合わせ強度との関係から適切な条件を設定すればよい。貼り合わせ強度に問題がない場合には、上記加熱処理は省略すればよい。本実施の形態においては２００℃、２時間の加熱処理を施すこととする。
【００９３】
次に、第２の加熱処理を行うことにより、シリコン基板１０６を、脆化領域１１０において、シリコン層１１２とシリコン基板１０６とに分離する（図３（Ｄ）参照）。
【００９４】
第２の加熱処理を行うことで、温度上昇によって脆化領域１１０に形成されている微小な孔には、イオン照射工程で添加した原子が析出し、微小な孔の内部の圧力が上昇する。圧力の上昇により、脆化領域１１０の微小な孔に体積変化が起こり、脆化領域１１０においてシリコン基板１０６が分離する。熱酸化シリコン層１０８は基板１００に接合しているので、基板１００上には熱酸化シリコン層１０８を介してシリコン基板１０６から分離されたシリコン層１１２が形成される。また、ここでの加熱処理の温度は、基板１００の歪み点を越えない温度とする。例えば、基板１００としてガラス基板を用いる場合には、加熱処理の温度は４００℃以上７５０℃以下とすることが好ましい。本実施の形態においては６００℃、２時間の加熱処理を行うこととする。
【００９５】
なお、基板１００と熱酸化シリコン層１０８との接合強度の増加のための第１の加熱処理工程と、脆化領域１１０における分離のための第２の加熱処理工程を連続して行ってもよい。
【００９６】
このようにして、基板１００上に、絶縁層１０２、半導体層１０４、熱酸化シリコン層１０８およびシリコン層１１２を形成することができる。このような方法を用いることにより、たとえば半導体材料の種類によってだけでなく、基板の耐熱性の問題から熱酸化を行えない場合でも、熱酸化シリコン層１０８を基板１００上に形成することができる。
【００９７】
次に、シリコン層１１２の一部をエッチングにより加工してゲート電極１１２ａを形成する（図４（Ａ）参照）。
【００９８】
なおゲート電極１１２ａとしてシリサイドを用いる場合は、たとえばシリコン層１１２上に金属層を形成した後、熱処理によりシリコン層１１２と金属層を合金化してシリサイドを形成し、シリサイドを加工してゲート電極１１２ａを形成することができる。また、ゲート電極１１２ａとして金属材料を用いる場合は、たとえばシリコン層１１２をエッチングまたはＣＭＰにより除去した後、金属層を形成し、金属層を加工してゲート電極１１２ａを形成することができる。
【００９９】
次に、半導体層１０４および熱酸化シリコン層１０８の一部をエッチングにより加工して、半導体層１０４ａおよびゲート絶縁層１０８ａを形成する（図４（Ｂ）参照）。
【０１００】
次に、ゲート電極１１２ａをマスクとして、半導体層１０４ａに不純物を添加する（図４（Ｃ）参照）。これにより、半導体層１０４ａに、高濃度に不純物を含む低抵抗領域１０４ａ１および低抵抗領域１０４ａ３と、不純物を含まないチャネル領域１０４ａ２を自己整合的に形成することができる。また、ゲート電極１１２ａを低抵抗化することができる。
【０１０１】
なお、ゲート絶縁層１０８ａの形状について、図４（Ｃ）ではゲート絶縁層１０８ａと半導体層１０４ａの上面形状が等しくなっているが、これに限定されない。たとえば図２（Ａ）のようにゲート絶縁層１０８ａとチャネル領域１０４ａ２が同じ上面形状であってもよい。ゲート絶縁層１０８ａとチャネル領域１０４ａ２を同じ上面形状とすることで、ゲート絶縁層１０８ａを介することなく、半導体層１０４ａに直接不純物を添加することができる。
【０１０２】
不純物の添加の方法としては、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、ホウ素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択することができる。
【０１０３】
このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層１０８ａとして熱酸化シリコン層を用いたトランジスタ２００を作製することができる。ゲート絶縁層１０８ａに熱酸化シリコン層を用いることで、トランジスタの微細化に伴いゲート絶縁層が薄膜化した場合でも、ゲートリーク電流を抑制することができる。ゲートリーク電流を抑制することで、高速動作が可能で、且つ消費電力の低い半導体装置を得ることができる。
【０１０４】
（実施の形態２）
本実施の形態では、実施の形態１と異なる本発明の一態様に係る半導体装置の構造及び作製方法について、図５乃至図７を用いて説明する。
【０１０５】
〈半導体装置の構成〉
図５（Ａ）は、トランジスタ２００および容量素子２０２を有する記憶素子２０３の断面図であり、図５（Ｂ）はその回路図である。記憶素子２０３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の素子であり、トランジスタ２００の低抵抗領域１０４ａ３は、容量素子２０２の一方の電極を兼ねている。記憶素子２０３は、トランジスタ２００と容量素子２０２との間に電荷を蓄えることで、データを記憶することができる。
【０１０６】
導電層１５０は、絶縁層１０２の下に、低抵抗領域１０４ａ３と少なくとも一部が重畳して設けられる。記憶素子２０３では、導電層１５０が容量素子２０２の電極の一方として機能する。また、トランジスタ２００の低抵抗領域１０４ａ３が容量素子２０２の他方の電極として機能する。
【０１０７】
すなわち、下記のように言い換えることもできる。記憶素子２０３の容量素子２０２は、一方の電極として基板１００上に設けられた導電層１５０を有し、誘電体膜として導電層１５０上の絶縁層１０２を有する。また他方の電極として、絶縁層１０２上に設けられ導電層１５０と重畳する低抵抗領域１０４ａ３を有する。
【０１０８】
記憶素子２０３のトランジスタ２００の構成は、図１についての記載を参酌することができる。また、図２（Ａ）または図２（Ｂ）のようなトランジスタの構成としてもよい。
【０１０９】
容量素子２０２が有する導電層１５０、およびトランジスタ２００が有する電極１１６の材料としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いることができる。
【０１１０】
また、トランジスタ２００を覆うように設けられた絶縁層１１４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いることができる。特に、絶縁層１１４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１１４には、これらの材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１１４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１１４として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１１４は１層としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としてもよい。積層構造とすることで、絶縁層の一部を酸化アルミニウム膜または窒化酸化シリコン膜とし、ブロッキング膜として機能させることができる。これにより不純物の混入を防止することができる。
【０１１１】
〈半導体装置の作製方法〉
次に、図５に示す記憶素子２０３の作製方法について、図６および図７を用いて説明する。
【０１１２】
まず、基板１００上に、導電層１５０を形成する（図６（Ａ−１）参照）。
【０１１３】
導電層１５０に用いる材料としては、図５ついての記載を参酌することができる。導電層１５０の形成方法は特に限定されず、たとえば蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いた後、一部をエッチングにより加工することで形成することができる。
【０１１４】
次に、基板１００および導電層１５０上に、絶縁層１０２を形成した後、絶縁層１０２上に半導体層１０４を形成する（図６（Ａ−２）、図６（Ａ−３）参照）。なお、半導体層１０４を形成する前に、絶縁層１０２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの研磨により平坦化することが好ましい。絶縁層１０２を平坦化することで、トランジスタ２００を平坦な面に形成することができ、トランジスタ２００の信頼性および電気的特性を向上させることができる。また絶縁層１０２および半導体層１０４については、図３についての記載を参酌することができる。
【０１１５】
次に、シリコン基板１０６上に、熱酸化シリコン層１０８を形成し、イオンを照射することにより脆化領域１１０を形成する（図６（Ｂ−１）、図６（Ｂ−２）および図６（Ｂ−３）参照）。次に、基板１００とシリコン基板１０６とを貼り合わせる（図６（Ｃ）参照）。その後加熱処理を行うことにより、シリコン基板１０６を、脆化領域１１０において、シリコン層１１２とシリコン基板１０６とに分離する（図６（Ｄ）参照）。さらにシリコン層１１２を加工してゲート電極１１２ａを形成する（図６（Ｅ）参照）。図６（Ｂ−１）乃至図６（Ｅ）については、図３（Ａ）乃至（Ｄ）および図４（Ａ）についての記載を参酌することができる。
【０１１６】
次に、半導体層１０４および熱酸化シリコン層１０８を加工して、半導体層１０４ａおよびゲート絶縁層１０８ａを形成する（図７（Ａ）参照）。次に、ゲート電極１１２ａをマスクとして、半導体層１０４ａに不純物を添加する（図７（Ｂ）参照）。図７（Ａ）および図７（Ｂ）については、図４（Ｂ）および（Ｃ）についての記載を参酌することができる。
【０１１７】
次に、ゲート電極１１２ａおよびゲート絶縁層１０８ａを覆うように、絶縁層１１４を形成する（図７（Ｃ）参照）。
【０１１８】
絶縁層１１４に用いる材料としては、図５についての記載を参酌することができる。また、絶縁層１１４の形成方法は特に限定されず、ＣＶＤ法やスパッタリング法により形成することができる。
【０１１９】
次に、絶縁層１１４およびゲート絶縁層１０８ａを加工して、半導体層１０４の低抵抗領域１０４ａ１に達するコンタクトホールを形成する（図４（Ｄ）参照）。なお図４（Ｄ）ではゲート電極１１２ａに達するコンタクトホールを図示していないが、半導体層１０４の低抵抗領域１０４ａ１に達するコンタクトホールと同時に、ゲート電極１１２ａに達するコンタクトホールを形成してもよい。
【０１２０】
次に、コンタクトホールを介して低抵抗領域１０４ａ１に接する電極１１６を形成する（図４（Ｅ）参照）。電極１１６に用いる材料としては、図５についての記載を参酌することができる。電極１１６の形成方法は特に限定されず、たとえば蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いて導電層を形成した後、導電層を加工して形成することができる。
【０１２１】
このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層として熱酸化シリコン層を用いたトランジスタ２００と、容量素子２０２を有する記憶素子２０３を作製することができる。
【０１２２】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１２３】
図８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１２４】
図８（Ｂ）は、タブレット型端末３１０である。タブレット型端末３１０は、表示部３１２を有する筐体３１１と、表示部３１４を有する筐体３１３と、操作ボタン３１５と、外部インターフェイス３１６を有する。また、タブレット型端末３１０を操作するスタイラス３１７などを備えている。筐体３１１と筐体３１３の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１２５】
図８（Ｃ）は、電子ペーパーを実装した電子書籍３２０であり、筐体３２１と筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３には、それぞれ表示部３２５および表示部３２７が設けられている。筐体３２１と筐体３２３は、軸部３３７により接続されており、該軸部３３７を軸として開閉動作を行うことができる。また、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。筐体３２１、筐体３２３の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１２６】
図８（Ｄ）は、携帯電話機であり、筐体３４０と筐体３４１の２つの筐体で構成されている。さらに、筐体３４０と筐体３４１は、スライドし、図８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、操作キー３４５、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは、筐体３４１に内蔵されている。筐体３４０と筐体３４１の少なくとも一つの内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１２７】
図８（Ｅ）は、デジタルカメラであり、本体３６１、表示部３６７、接眼部３６３、操作スイッチ３６４、表示部３６５、バッテリー３６６などによって構成されている。本体３６１内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１２８】
図８（Ｆ）は、テレビジョン装置３７０であり、筐体３７１、表示部３７３、スタンド３７５などで構成されている。テレビジョン装置３７０の操作は、筐体３７１が備えるスイッチや、リモコン操作機３８０により行うことができる。筐体３７１およびリモコン操作機３８０の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１２９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０１３０】
以下に、実際に各種の方法で酸化シリコン膜を形成し、酸化シリコン膜の水素をはじめとする元素濃度を測定した結果を示す。
【実施例１】
【０１３１】
本実施例では熱酸化処理により酸化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板に対し、酸素雰囲気下で９５０℃の熱酸化処理を行い、約１００ｎｍの酸化シリコン膜を形成した。
【０１３２】
熱酸化処理により形成した酸化シリコン膜について、ＳＩＭＳを行った。一次イオンにはセシウム（Ｃｓ＋）を用いた。水素および塩素の濃度、ならびにシリコンの二次イオン強度を図９に示す。横軸に深さ、左の縦軸に水素および塩素の濃度、右の縦軸にシリコンの二次イオン強度を示す。図９中に示すように、酸化シリコン膜のうち界面の影響の少ない部分を定量範囲とした。
【０１３３】
熱酸化処理により形成した酸化シリコン膜は、水素濃度が２．２１×１０１９ａｔｏｍｓ／ｃｍ３以下であった。
【実施例２】
【０１３４】
本実施例では、塩素を含む雰囲気中で、熱酸化処理により酸化シリコン膜を形成した。具体的には、塩素３ａｔｏｍｉｃ％、酸素９７ａｔｏｍｉｃ％の雰囲気下で熱酸化処理を行った。その他の条件は実施例１と同様にして行った。
【０１３５】
塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１０に示す。
【０１３６】
塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜は、水素濃度が２．３７×１０１９ａｔｏｍｓ／ｃｍ３以下であった。また、塩素濃度は１．７８×１０１７ａｔｏｍｓ／ｃｍ３以上であり、深さが２０ｎｍ以上８０ｎｍ以下の部分の平均は、６．４８×１０１８ａｔｏｍｓ／ｃｍ３であった。
＜比較例１＞
【０１３７】
本比較例では、ＣＶＤ法により酸化窒化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板上に、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）（ＳｉＨ４／Ｎ２Ｏ＝４／８００ｓｃｃｍ）を用いて、基板温度４００℃、電源周波数６０ＭＨｚ、３９．９９Ｐａの条件で、約１００ｎｍの酸化窒化シリコン膜を形成した。
【０１３８】
ＣＶＤ法により形成した酸化窒化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１１に示す。
【０１３９】
ＣＶＤ法により形成した酸化窒化シリコン膜は、水素濃度が２．１７×１０２１ａｔｏｍｓ／ｃｍ３以上であった。
＜比較例２＞
【０１４０】
本比較例では、スパッタリング法により酸化シリコン膜を形成した。具体的には、シリコン基板上に、アルゴンと酸素（Ａｒ／Ｏ２＝２５／２５ｓｃｃｍ）の雰囲気下、０．４Ｐａ、１．５ｋＷ、基板温度１００℃の条件で、約２００ｎｍの酸化シリコン膜を形成した。
【０１４１】
スパッタリング法により形成した酸化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１２に示す。
【０１４２】
スパッタリング法により形成した酸化シリコン膜は、水素濃度が４．４９×１０１９ａｔｏｍｓ／ｃｍ３以上であった。
【０１４３】
以上の実施例１、実施例２、比較例１および比較例２の結果から、熱酸化処理により形成された酸化シリコンは、ＣＶＤ法やスパッタリング法により形成された酸化シリコンと比較して、水素濃度が低いことが明らかとなった。また、熱酸化処理により形成された酸化シリコンは、膜中の水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下であることが明らかとなった。
【符号の説明】
【０１４４】
１００ 基板
１０２ 絶縁層
１０４ 半導体層
１０４ａ 半導体層
１０４ａ１ 低抵抗領域
１０４ａ２ チャネル領域
１０４ａ３ 低抵抗領域
１０６ シリコン基板
１０８ 熱酸化シリコン層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ 脆化領域
１１２ シリコン層
１１２ａ ゲート電極
１１４ 絶縁層
１１６ 電極
１５０ 導電層
２００ トランジスタ
２０１ａ トランジスタ
２０１ｂ トランジスタ
２０２ 容量素子
２０３ 記憶素子
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１０ タブレット型端末
３１１ 筐体
３１２ 表示部
３１３ 筐体
３１４ 表示部
３１５ 操作ボタン
３１６ 外部インターフェイス
３１７ スタイラス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部
３６６ バッテリー
３６７ 表示部
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３８０ リモコン操作機
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の作製方法に関する。
【背景技術】
【０００２】
シリコン基板を用いた半導体装置の代表的な素子分離方法として、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法がある。シリコン基板を用いた半導体装置はこれらの方法により微細化が進んでいる。これらの方法を用いて作製した半導体装置では、チャネル領域を形成するシリコンを熱酸化することにより酸化シリコン層を形成し（以下、シリコン基板を熱酸化することによって形成された酸化シリコン層を、熱酸化シリコン層という）、該熱酸化シリコン層をゲート絶縁層に用いている。
【０００３】
ところで近年、シリコンを含まない半導体材料、たとえばゲルマニウム（Ｇｅ）や、窒化ガリウム（ＧａＮ）などの化合物半導体や、酸化亜鉛（ＺｎＯ）をはじめとする酸化物半導体を用いた半導体装置が注目されている。
【０００４】
これらの半導体材料はシリコンにはない様々な利点があることが知られている。たとえば酸化物半導体を用いた半導体装置は、シリコンを用いた半導体装置と比較してオフ電流を低くできる。特許文献１にはこのような酸化物半導体の性質を利用した半導体装置が開示されている。
【０００５】
しかしこれらの半導体材料を用いた半導体装置は、スケーリング則に沿った微細化を進めることが難しい。この要因の一つは、シリコンを用いた半導体装置のように優れたゲート絶縁層の形成方法が確立されていないことが挙げられる。
【０００６】
たとえば非特許文献１のＦｉｇ．１に記載の酸化物半導体に用いた半導体装置は、ゲート絶縁層としてＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法の一種であるＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成された酸化シリコン層を用いている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開第２０１１／０１０１３５１号明細書
【非特許文献】
【０００８】
【非特許文献１】郷戸ら（Ｇｏｄｏ ｅｔ，ａｌ．）、「アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ薄膜トランジスタにおけるトランジスタ特性の温度依存性および電子構造（Ｔｅｍｐｅｒａｔｕｒｅ Ｄｅｐｅｎｄｅｎｃｅ ｏｆ Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｓｔｒｕｃｔｕｒｅ ｆｏｒ Ａｍｏｒｐｈｏｕｓ Ｉｎ−Ｇａ−Ｚｎ−Ｏｘｉｄｅ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）」、ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、２０１０年、４９巻、３号、ｐ．０３ＣＢ０４
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＣＶＤ法やスパッタリング法で形成された酸化シリコン層をゲート絶縁層に用いると、熱酸化シリコン層を用いる場合と比較して、ゲート絶縁層の薄膜化に伴ってゲートリーク電流が増大しやすいという問題が生じる。
【００１０】
そこで本発明では、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することを目的の一つとする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様ではチャネル領域にシリコンを含まない材料を用いる半導体装置において、ゲート絶縁層として熱酸化シリコン層を用いることとした。ゲート絶縁層に熱酸化シリコン層を用いるために、チャネル領域を含む半導体層を形成する基板とは別にシリコン基板を用意し、シリコン基板上に熱酸化シリコン層を形成する。そして熱酸化シリコン層を、チャネル領域を含む半導体層に貼り合わせ、ゲート絶縁層として用いる。この方法を適用することで、チャネル領域を形成する半導体層の材料にかかわらず、熱酸化シリコン層をゲート絶縁層として用いることができる。
【００１２】
さらに、ゲート電極をマスクとして半導体層を低抵抗化することで、自己整合的に半導体層にチャネル領域および一対の低抵抗領域を形成することができる。また、半導体層に熱酸化シリコン層と共にシリコン層を貼り合わせ、シリコン層をゲート電極として用いることもできる。
【００１３】
本発明の一態様は、ベース基板上に、半導体層を形成する工程と、シリコン基板を加熱により酸化して、シリコン基板上に熱酸化シリコン層を形成し、熱酸化シリコン層が形成されたシリコン基板にイオンを照射することにより脆化領域を形成する工程と、半導体層が形成されたベース基板と、脆化領域が形成されたシリコン基板と、を貼り合わせ、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程と、熱酸化シリコン層上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体層を低抵抗化することにより、半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、を有することを特徴とする、半導体装置の作製方法である。
【００１４】
また、貼り合わされたベース基板とシリコン基板と、を脆化領域において分離させることにより、ベース基板上に、熱酸化シリコン層を形成する工程において、ベース基板上に、熱酸化シリコン層およびシリコン層を形成し、熱酸化シリコン層上にゲート電極を形成する工程において、シリコン層を加工することによりゲート電極を形成してもよい。
【００１５】
本発明の別の一態様は、基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有することを特徴とする、半導体装置である。
【００１６】
本発明の別の一態様は、絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、ゲート絶縁層上のゲート電極と、を有するトランジスタと、一対の低抵抗領域の一方と、絶縁層と、絶縁層を介して、一対の低抵抗領域の一方と重畳する導電層と、を有する容量素子と、を有することを特徴とする、半導体装置である。
【００１７】
また、ゲート電極は、シリコンを含んでいてもよい。
【００１８】
また、半導体層は、酸化物半導体層であってもよい。
【００１９】
また、ゲート絶縁層は、水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下であってもよい。
【００２０】
また、ゲート絶縁層は、ハロゲン濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上であってもよい。
【発明の効果】
【００２１】
本発明の一態様により、チャネル領域にシリコンを含まない材料を用いる半導体装置であって、微細化に伴いゲート絶縁層が薄膜化されても、ゲートリーク電流が抑制された半導体装置を提供することができる。
【図面の簡単な説明】
【００２２】
【図１】半導体装置の一例を示す図。
【図２】半導体装置の一例を示す図。
【図３】半導体装置の作製方法の一例を示す図。
【図４】半導体装置の作製方法の一例を示す図。
【図５】半導体装置の一例を示す図。
【図６】半導体装置の作製方法の一例を示す図。
【図７】半導体装置の作製方法の一例を示す図。
【図８】電子機器を説明するための図。
【図９】熱酸化処理により形成した酸化シリコン膜のＳＩＭＳ結果。
【図１０】塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜のＳＩＭＳ結果。
【図１１】ＣＶＤ法により形成した酸化窒化シリコン膜のＳＩＭＳ結果。
【図１２】スパッタリング法により形成した酸化シリコン膜のＳＩＭＳ結果。
【発明を実施するための形態】
【００２３】
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２４】
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【００２５】
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の構造及び作製方法について、図１乃至図４を用いて説明する。
【００２６】
＜半導体装置の構成＞
図１は、トランジスタ２００の上面図および断面図である。図１（Ａ）はトランジスタの上面図であり、図１（Ｂ）は、図１（Ａ）の破線Ａ１−Ａ２に対応する断面図であり、図１（Ｃ）は、図１（Ａ）の破線Ｂ１−Ｂ２に対応する断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ２００の構成要素の一部（たとえばゲート絶縁層１０８ａなど）を省略している。
【００２７】
図１に示すトランジスタ２００は、基板１００上に設けられた絶縁層１０２と、絶縁層１０２上に設けられた低抵抗領域１０４ａ１、チャネル領域１０４ａ２、および低抵抗領域１０４ａ３を有する半導体層１０４ａと、ゲート絶縁層１０８ａと、ゲート電極１１２ａと、を有する。低抵抗領域１０４ａ１および低抵抗領域１０４ａ３はソース領域またはドレイン領域として機能する。
【００２８】
ここでゲート絶縁層１０８ａには、熱酸化シリコン層を用いる。熱酸化シリコン層は結晶性の高いシリコン基板を材料とし、そのシリコン基板の表面から順に酸素が結合して形成されるため、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な膜となる。そのためゲート絶縁層に熱酸化シリコン層を用いることで、トランジスタ２００のゲートリーク電流を抑制することができる。また、ＣＶＤ法やスパッタリング法などの堆積法と比べ、熱酸化シリコン層は膜中の固定電荷が少なく、水素濃度が低い。
【００２９】
特にＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ、二次イオン質量分析法）により測定した膜中の水素濃度は、ＣＶＤ法、スパッタリング法を用いて形成した酸化シリコン層が４×１０１９ａｔｏｍｓ／ｃｍ３を超えるのに対して、熱酸化シリコン層は４×１０１９ａｔｏｍｓ／ｃｍ３以下である。そのため、ゲート絶縁層に熱酸化シリコン層を用いることによって、半導体装置の信頼性を向上させることができる。
【００３０】
また熱酸化シリコン層の形成を、ハロゲンを添加した酸化性雰囲気中で行うことによって、熱酸化シリコン層中にハロゲン元素を添加することができる。膜中にハロゲンが含まれることによって、可動イオン（例えばナトリウムイオンなど）をゲッタリングすることができる。そのため、半導体装置の信頼性を向上させることができる。
【００３１】
たとえばハロゲンとして塩素を用いる場合、ＳＩＭＳにより測定した塩素濃度を１×１０１７ａｔｏｍｓ／ｃｍ３以上とすることができる。
【００３２】
なおゲート絶縁層１０８ａとして、シリコン基板をプラズマ酸化処理することにより形成した酸化シリコン層を用いてもよい。プラズマ酸化処理により、低温で、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。
【００３３】
また、ゲート絶縁層１０８ａの形状について、図１（Ｂ）では半導体層１０４ａとゲート絶縁層１０８ａの上面形状が等しくなっているが、これに限定されない。たとえば図２（Ａ）のトランジスタ２０１ａようにゲート絶縁層１０８ｂとチャネル領域１０４ａ２の上面形状が等しくてもよい。
【００３４】
またゲート電極１１２ａには、不純物を含むシリコン、シリサイドまたは金属材料を用いる。不純物を含むシリコンとしては、不純物を含んで形成された低抵抗シリコン、または不純物を添加（イオンドーピングまたはイオンインプランテーション等）して抵抗を下げたシリコンを用いることが好ましい。シリサイドとしては、ニッケルシリサイド、コバルトシリサイド、タングステンシリサイド、モリブデンシリサイド、タンタルシリサイド、チタンシリサイド、白金シリサイド等を用いることができる。シリサイドを用いることで、低抵抗なゲート電極１１２ａとすることができる。金属材料としては、アルミニウムや銅、チタン、タンタル、タングステン等を用いることができる。金属材料を用いることで、さらに低抵抗なゲート電極１１２ａとすることができる。
【００３５】
本実施の形態では、ゲート電極１１２ａとして、不純物を含むシリコンを用いることとする。
【００３６】
またゲート電極１１２ａをマスクとして半導体層１０４ａに不純物を添加することで、自己整合的に低抵抗領域１０４ａ１および低抵抗領域１０４ａ３を形成することができる。そのためゲート電極１１２ａの幅を短くすることで、ゲート電極１１２ａをマスクに自己整合的に形成されるチャネル領域１０４ａ２、すなわちトランジスタ２００のチャネル長を縮小することができる。
【００３７】
また半導体層１０４ａには、シリコンを含まない半導体材料を用いる。たとえばシリコンよりも電界効果移動度の高い、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）を用いてもよい。またシリコンよりもバンドギャップが広い窒化ガリウム（ＧａＮ）などの化合物半導体、酸化亜鉛（ＺｎＯ）などの金属酸化物でなる酸化物半導体などを用いてもよい。中でも酸化物半導体は、スパッタリング法や湿式法（印刷法など）により作製可能であり、量産性に優れるといった利点がある。さらに酸化物半導体は、安価で入手しやすいガラス基板上への成膜が可能であり、また集積回路上に、酸化物半導体による半導体素子を積層させることも可能である。また、基板の大型化にも対応が可能である。よって、上述した半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能（例えば信頼性）を向上させるために結晶性の酸化物半導体を得ようとする場合でも、２５０℃から８００℃の加熱処理によって結晶性の酸化物半導体を得ることができる。
【００３８】
なおシリコンを含まない半導体材料とは、主成分としてシリコンおよびシリコン化合物以外のものを用いた半導体材料をいい、具体的にはシリコンの濃度が１０ａｔｏｍｉｃ％未満である材料をいう。
【００３９】
本実施の形態では、シリコンを含まない半導体層１０４ａとして、酸化物半導体を用いることとする。
【００４０】
半導体層１０４ａに酸化物半導体を用いる場合、酸化物半導体としては、少なくともインジウム（Ｉｎ）または亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎおよびＺｎを含むことが好ましい。また、それらに加えて、該酸化物半導体を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーを有することが好ましい。スタビライザーとしては、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）およびアルミニウム（Ａｌ）の少なくともいずれかを有すればよい。
【００４１】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種または複数種を有してもよい。
【００４２】
例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系の材料、一元系金属の酸化物であるＩｎ系酸化物、Ｓｎ系酸化物、Ｚｎ系酸化物などを用いることができる。
【００４３】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、Ｉｎ、ＧａおよびＺｎを主成分として有する酸化物という意味であり、Ｉｎ、ＧａおよびＺｎの比率は問わない。
【００４４】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０）で表記される材料を用いてもよい。
【００４５】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
【００４６】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物のｒだけ近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２
を満たすことをいう。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
【００４７】
しかし、これらに限られず、必要とする半導体特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
【００４８】
酸化物半導体をチャネル領域に用いたトランジスタは、酸化物半導体を高純度化することにより、オフ電流（ここでは、オフ状態のとき、たとえばソース電位を基準としたときのゲート電位との電位差が０Ｖ以下またはしきい値電圧以下のときのドレイン電流とする）を十分に低くすることが可能である。例えば、加熱成膜により酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにし、または成膜後の加熱により膜中から除去し、高純度化を図ることができる。高純度化されることにより、チャネル領域にＩｎ−Ｇａ−Ｚｎ系酸化物を用いたトランジスタで、チャネル長が１０μｍ、半導体層の膜厚が３０ｎｍ、ドレイン電圧が１Ｖ〜１０Ｖ程度の範囲である場合、オフ電流を、１×１０−１３Ａ以下とすることが可能である。またチャネル幅あたりのオフ電流（オフ電流をトランジスタのチャネル幅で除した値）を１×１０−２３Ａ／μｍ（１０ｙＡ／μｍ）から１×１０−２２Ａ／μｍ（１００ｙＡ／μｍ）程度とすることが可能である。
【００４９】
酸化物半導体は非単結晶であり、結晶性を有することが好ましい。非晶質でも多結晶でもよく、非晶質中に結晶性領域を含むなど、完全な非晶質でなくてもよい。
【００５０】
また、酸化物半導体層には、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を用いることができる。酸化物半導体層にＣＡＡＣである酸化物半導体層を用いることで、電界効果移動度が高く、かつ信頼性の高いトランジスタを得ることができる。
【００５１】
ＣＡＡＣとは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
【００５２】
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
【００５３】
ＣＡＡＣを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
【００５４】
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる酸化物を挙げることもできる。
【００５５】
基板１００に用いるものとして、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、サファイア基板などを、基板１００として用いてもよい。また、炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウム、窒化ガリウムなどの化合物半導体基板などを適用することも可能であり、これらの基板上に半導体素子が設けられたものを、基板１００として用いてもよい。
【００５６】
絶縁層１０２は、半導体層１０４ａとして酸化物半導体を用いる場合は、熱が与えられることにより酸素を放出する絶縁膜であることが好ましい。酸化物半導体と、熱が与えられることにより酸素を放出する絶縁膜とを接して設けることにより、加熱処理の際に、絶縁膜から酸素を放出し酸化物半導体に拡散（又は供給）させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層及び酸化物半導体の界面準位を低減することができる。この結果、トランジスタの動作などに起因して生じうる電荷などが、絶縁層及び酸化物半導体の界面に捕獲されることを抑制することができるため、しきい値電圧がマイナス方向へシフトすることを抑制することができる。
【００５７】
熱が与えられることにより酸素を放出する絶縁層１０２としては、化学量論比を満たす酸素よりも多くの酸素を含む絶縁層を用いることが好ましい。絶縁層１０２として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化イットリウム等を用いることができる。
【００５８】
また、半導体層１０４ａとゲート絶縁層１０８ａとの界面は、平坦であることが好ましい。界面が平坦であると、界面状態がよいためトランジスタの特性が向上する。たとえば、ＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。
【００５９】
また、基板１００が絶縁層１０２と同様の機能を持つ場合は、図２（Ｂ）に示すトランジスタ２０１ｂのように、絶縁層１０２をもたない構成としてもよい。絶縁層１０２を持たない構成とすることで、工程を簡略化することができる。
【００６０】
＜半導体装置の作製方法＞
次に、図１に示すトランジスタ２００の作製方法について、図３および図４を用いて説明する。なお図２（Ａ）および図２（Ｂ）に示すトランジスタ２０１ａおよびトランジスタ２０１ｂについては、図１に示すトランジスタ２００との構成の違いがそれぞれ、ゲート絶縁層１０８ａおよびゲート絶縁層１０８ｂの形状、ならびに絶縁層１０２の有無のみであるので、下記の記載を参酌して作製することができる。
【００６１】
まず、基板１００上に、絶縁層１０２を形成した後、絶縁層１０２上に半導体層１０４を形成する（図３（Ａ−１）、図３（Ａ−２）、図３（Ａ−３）参照）。
【００６２】
基板１００に用いる材料としては、図１についての記載を参酌することができる。
【００６３】
絶縁層１０２は、スパッタリング法、ＣＶＤ法等により形成することができる。スパッタリング法を用いて絶縁層１０２を形成すると、熱が与えられることにより酸素を放出する絶縁層１０２とすることができる。そのため、半導体層１０４ａに酸化物半導体を用いた半導体装置とする場合に好ましい。
【００６４】
絶縁層１０２は、５０ｎｍ以上８００ｎｍ以下、好ましくは２００ｎｍ以上５００ｎｍ以下とする。絶縁層１０２を厚く形成することで、絶縁層１０２から離脱する酸素の量を増加させることができる。これにより、酸化物半導体の酸素欠損密度を低減することができる。また絶縁層１０２及び後に形成される酸化物半導体膜との界面における界面準位を低減することができる。
【００６５】
絶縁層１０２は、単層構造でも積層構造でもよい。例えば、酸化シリコン膜を単層で設けてもよいし、酸化アルミニウム膜又は窒化酸化シリコン膜と酸化シリコン膜の積層で設けてもよい。酸化アルミニウム膜及び窒化酸化シリコン膜は、ブロッキング膜として機能させることができる。これにより、基板１００に含まれる不純物を酸化アルミニウム膜及び窒化酸化シリコン膜にてブロッキングすることができるため、後に形成される酸化物半導体膜に不純物が混入することを防止することができる。本実施の形態では、絶縁層１０２としてスパッタリング法で形成した酸化シリコン膜を用いることとする。
【００６６】
半導体層１０４に用いる材料としては、図１についての記載を参酌することができる。半導体層１０４の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法、ＰＬＤ（Ｐｕｌｓｅ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法などを用いることができる。
【００６７】
半導体層１０４として酸化物半導体を用いる場合、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣが形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０ａｔｏｍｉｃ％以上、好ましくは５０ａｔｏｍｉｃ％以上、さらに好ましくは８０ａｔｏｍｉｃ％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
【００６８】
酸化物半導体としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎターゲットを用いる。また加熱処理によってターゲットにおけるＺｎの原子数比よりも、成膜した酸化物半導体層におけるＺｎの原子数比が小さくなる場合がある。そのため、所望の原子数比より、Ｚｎの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎターゲットを用いて酸化物半導体を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【００６９】
また、酸化物半導体としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎターゲットを用いる。また所望の原子数比より、Ｚｎの原子数比を大きくしたターゲットを用いてもよい。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎターゲットを用いて酸化物半導体を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
【００７０】
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
【００７１】
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
【００７２】
酸化性雰囲気とは酸化性ガスを含む雰囲気である。酸化性ガスとは、酸素、オゾンまたは亜酸化窒素などであって、水、水素などが含まれないことが好ましい。例えば、加熱処理装置に導入する酸素、オゾン、亜酸化窒素の純度を、８Ｎ（９９．９９９９９９％）以上、好ましくは９Ｎ（９９．９９９９９９９％）以上とする。酸化性雰囲気は、酸化性ガスを不活性ガスと混合して用いてもよい。その場合、酸化性ガスが少なくとも１０ｐｐｍ以上含まれるものとする。
【００７３】
ここで、不活性雰囲気とは、窒素、希ガス（ヘリウム、ネオン、アルゴン、クリプトン、キセノン）などの不活性ガスを主成分とする雰囲気である。具体的には、酸化性ガスなどの反応性ガスが１０ｐｐｍ未満とする。
【００７４】
酸化物半導体は、成膜時の基板加熱に加えて、成膜後の加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。
【００７５】
加熱処理を行うことによって、より非晶質領域に対して結晶領域の割合の多い酸化物半導体層とすることができる。加熱処理は、例えば２００℃以上基板の歪み点未満で行えばよい。好ましくは、２５０℃以上４５０℃以下とする。酸化性雰囲気、不活性雰囲気または減圧雰囲気（１０Ｐａ以下）で行うことが好ましい。処理時間は３分〜２４時間とする。処理時間を長くするほど非晶質領域に対して結晶領域の割合の多い酸化物半導体層を形成することができるが、２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
【００７６】
ここでは、半導体層１０４として酸化物半導体を用い、スパッタリング法により、１ｎｍ以上５０ｎｍ以下、好ましくは３ｎｍ以上３０ｎｍ以下の厚さで成膜することとする。
【００７７】
半導体層１０４の表面は平坦であることが好ましい。表面が平坦であると、後の工程で熱酸化シリコン層１０８と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、半導体層１０４のＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。また最大高低差（ＰＶ）が３ｎｍ以下であることが好ましい。また自乗平均面粗さ（Ｒｑ（ＲＭＳともいう））が０．３ｎｍ以下であることが好ましい。半導体層１０４としてスパッタリング法により成膜した酸化物半導体を用いると、上記のＲａ、ＰＶ、Ｒｑを満たす半導体層１０４とすることが可能である。
【００７８】
次に、基板１００とは別にシリコン基板１０６を用意し、シリコン基板１０６上に熱酸化シリコン層１０８を形成する（図３（Ｂ−１）、図３（Ｂ−２）参照）。
【００７９】
シリコン基板１０６には、単結晶シリコン基板や多結晶シリコン基板などの高い結晶性を有するシリコンを用いる。また、不純物を含んで製造された低抵抗シリコン基板を用いてもよいし、高抵抗シリコン基板を用いてもよい。高抵抗シリコン基板を用いる場合は、後の工程でゲート電極１１２ａに不純物を十分に添加するか、シリサイド化を行うことが好ましい。また、シリコン基板に代わり、炭化シリコン基板を用いてもよい。
【００８０】
シリコン基板１０６を加熱処理により酸化（以降、熱酸化処理という）して、熱酸化シリコン層１０８を形成する。シリコン基板１０６として高い結晶性を有するシリコンを用いるため、ゲート絶縁層として良質な熱酸化シリコン層１０８を得ることができる。熱酸化シリコン層１０８の水素濃度は、ＳＩＭＳにおいて４×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができる。
【００８１】
熱酸化処理は、ハロゲンを添加した酸化性雰囲気中で行うことが好ましい。たとえば、酸素に対し塩化水素（ＨＣｌ）を０．５〜１０ａｔｏｍｉｃ％（好ましくは３ａｔｏｍｉｃ％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（たとえば９５０℃）で熱酸化処理を行うとよい。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される熱酸化シリコン層１０８の厚さとしては、３ｎｍ〜１０００ｎｍ（好ましくは５ｎｍ〜２００ｎｍ）、例えば１００ｎｍの厚さとする。熱酸化シリコン層１０８中の塩素濃度としては、ＳＩＭＳにおいて１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下が好ましい。塩素原子により、シリコン中の可動イオン（例えばナトリウムイオンなど）をゲッタリングし、トランジスタの信頼性を向上させることができる。
【００８２】
また、熱酸化処理の代わりにプラズマ酸化処理を行って酸化シリコン層を形成してもよい。プラズマ酸化処理の場合、低温で、ＣＶＤ法やスパッタリング法を用いて形成した酸化シリコン層より、ゲート絶縁層として良質な酸化シリコン層を形成することができる。
【００８３】
プラズマ酸化処理としては、酸素または酸化窒素等の酸素原子を含むガスを用いて行う。これに加えて、たとえばヘリウム、ネオン、アルゴン、クリプトン、キセノンなどの希ガス、アンモニア、窒素、水素などを含む混合ガスを用いて行ってもよい。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）によって、シリコン層の表面を酸化することにより、ゲート絶縁層として優れた酸化シリコン層が形成できる。
【００８４】
本実施の形態では、シリコン基板１０６に塩化水素を含む雰囲気中で熱酸化処理を行うことにより、熱酸化シリコン層１０８を形成することとする。従って、熱酸化シリコン層１０８は、ＳＩＭＳにおいて塩素原子を１×１０１７ａｔｏｍｓ／ｃｍ３以上１×１０２１ａｔｏｍｓ／ｃｍ３以下含有した層となる。
【００８５】
なお、熱酸化シリコン層１０８の表面は平坦であることが好ましい。表面が平坦であると、後の工程で半導体層１０４と貼り合わせた際の貼り合わせ不良を低減することができる。たとえば、熱酸化シリコン層１０８のＪＩＳ Ｂ ０６０１：２００１の算術平均粗さ（Ｒａ）が０．２ｎｍ以下であることが好ましい。また最大高低差（ＰＶ）が２ｎｍ以下であることが好ましい。また自乗平均面粗さ（Ｒｑ（ＲＭＳともいう））が０．２ｎｍ以下であることが好ましい。シリコン基板１０６に熱酸化処理を行って熱酸化シリコン層１０８を形成することで、上記のＲａ、ＰＶ、Ｒｑを満たす熱酸化シリコン層１０８とすることが可能である。
【００８６】
次に、熱酸化シリコン層１０８が形成されたシリコン基板１０６にイオンを照射することにより、シリコン基板１０６中に脆化領域１１０を形成する（図３（Ｂ−３）参照）。例えば、電界で加速されたイオンでなるイオンビームを照射して、シリコン基板１０６の表面から所定の深さの領域に脆化領域１１０を形成する。脆化領域１１０が形成される深さにより、シリコン基板１０６から分離される半導体層の厚さが決定される。脆化領域１１０が形成される深さは、熱酸化シリコン層１０８の厚さを超える必要がある。たとえばシリコン基板１０６の熱酸化シリコン層１０８とシリコンの界面から５０ｎｍ以上１１００ｎｍ以下の深さ、好ましくは５０ｎｍ以上３００ｎｍ以下の深さとすることができる。
【００８７】
イオンをシリコン基板１０６に添加する際には、イオンインプランテーション装置またはイオンドーピング装置を用いることができる。イオンインプランテーション装置は、ソースガスを励起してイオン種を生成し、生成されたイオン種を質量分離して、所定の質量を有するイオン種を被処理物に照射する。イオンドーピング装置は、プロセスガスを励起してイオン種を生成し、生成されたイオン種を質量分離せずに被処理物に照射する。なお、質量分離装置を備えているイオンドーピング装置では、イオンインプランテーション装置と同様に、質量分離を伴うイオンの照射を行うこともできる。
【００８８】
イオンドーピング装置を用いる場合、ソースガスとして水素を含むガスを用いることができる。該ガスを用いることによりイオン種としてＨ＋、Ｈ２＋、Ｈ３＋を生成することができる。水素ガスをソースガスとして用いる場合には、Ｈ３＋を多く照射することが好ましい。具体的には、イオンビームに、Ｈ＋、Ｈ２＋、Ｈ３＋の総量に対してＨ３＋が７０％以上含まれるようにすることが好ましい。また、Ｈ３＋の割合を８０％以上とすることがより好ましい。このようにＨ３＋の割合を高めておくことで、脆化領域１１０に１×１０２０ａｔｏｍｓ／ｃｍ３以上の濃度で水素を含ませることが可能である。これにより、脆化領域１１０における分離が容易になる。また、Ｈ３＋を多く照射することで、Ｈ＋、Ｈ２＋を照射する場合より短時間で脆化領域１１０を形成することができる。
【００８９】
イオンインプランテーション装置を用いる場合には、質量分離により、Ｈ３＋が照射されるようにすることが好ましい。
【００９０】
イオン照射工程のソースガスには水素を含むガスの他に、ヘリウムやアルゴンなどの希ガス、フッ素ガスや塩素ガスに代表されるハロゲンガス、フッ素化合物ガス（例えば、ＢＦ３）などのハロゲン化合物ガスから選ばれた一種または複数種類のガスを用いることができる。
【００９１】
次に、基板１００とシリコン基板１０６とを貼り合わせる。具体的には、基板１００とシリコン基板１０６とを対向させて、基板１００に形成された半導体層１０４と、シリコン基板１０６に形成された熱酸化シリコン層１０８とを貼り合わせる（図３（Ｃ）参照）。
【００９２】
次に、基板１００とシリコン基板１０６とを貼り合わせた後に、貼り合わされた基板１００およびシリコン基板１０６に第１の加熱処理を施して、貼り合わせを強固なものとすることが好ましい。この際の加熱温度は、脆化領域１１０における分離が進行しない温度とする必要がある。例えば、１００℃以上４００℃未満、好ましくは３００℃以下とする。加熱処理時間については処理時間と貼り合わせ強度との関係から適切な条件を設定すればよい。貼り合わせ強度に問題がない場合には、上記加熱処理は省略すればよい。本実施の形態においては２００℃、２時間の加熱処理を施すこととする。
【００９３】
次に、第２の加熱処理を行うことにより、シリコン基板１０６を、脆化領域１１０において、シリコン層１１２とシリコン基板１０６とに分離する（図３（Ｄ）参照）。
【００９４】
第２の加熱処理を行うことで、温度上昇によって脆化領域１１０に形成されている微小な孔には、イオン照射工程で添加した原子が析出し、微小な孔の内部の圧力が上昇する。圧力の上昇により、脆化領域１１０の微小な孔に体積変化が起こり、脆化領域１１０においてシリコン基板１０６が分離する。熱酸化シリコン層１０８は基板１００に接合しているので、基板１００上には熱酸化シリコン層１０８を介してシリコン基板１０６から分離されたシリコン層１１２が形成される。また、ここでの加熱処理の温度は、基板１００の歪み点を越えない温度とする。例えば、基板１００としてガラス基板を用いる場合には、加熱処理の温度は４００℃以上７５０℃以下とすることが好ましい。本実施の形態においては６００℃、２時間の加熱処理を行うこととする。
【００９５】
なお、基板１００と熱酸化シリコン層１０８との接合強度の増加のための第１の加熱処理工程と、脆化領域１１０における分離のための第２の加熱処理工程を連続して行ってもよい。
【００９６】
このようにして、基板１００上に、絶縁層１０２、半導体層１０４、熱酸化シリコン層１０８およびシリコン層１１２を形成することができる。このような方法を用いることにより、たとえば半導体材料の種類によってだけでなく、基板の耐熱性の問題から熱酸化を行えない場合でも、熱酸化シリコン層１０８を基板１００上に形成することができる。
【００９７】
次に、シリコン層１１２の一部をエッチングにより加工してゲート電極１１２ａを形成する（図４（Ａ）参照）。
【００９８】
なおゲート電極１１２ａとしてシリサイドを用いる場合は、たとえばシリコン層１１２上に金属層を形成した後、熱処理によりシリコン層１１２と金属層を合金化してシリサイドを形成し、シリサイドを加工してゲート電極１１２ａを形成することができる。また、ゲート電極１１２ａとして金属材料を用いる場合は、たとえばシリコン層１１２をエッチングまたはＣＭＰにより除去した後、金属層を形成し、金属層を加工してゲート電極１１２ａを形成することができる。
【００９９】
次に、半導体層１０４および熱酸化シリコン層１０８の一部をエッチングにより加工して、半導体層１０４ａおよびゲート絶縁層１０８ａを形成する（図４（Ｂ）参照）。
【０１００】
次に、ゲート電極１１２ａをマスクとして、半導体層１０４ａに不純物を添加する（図４（Ｃ）参照）。これにより、半導体層１０４ａに、高濃度に不純物を含む低抵抗領域１０４ａ１および低抵抗領域１０４ａ３と、不純物を含まないチャネル領域１０４ａ２を自己整合的に形成することができる。また、ゲート電極１１２ａを低抵抗化することができる。
【０１０１】
なお、ゲート絶縁層１０８ａの形状について、図４（Ｃ）ではゲート絶縁層１０８ａと半導体層１０４ａの上面形状が等しくなっているが、これに限定されない。たとえば図２（Ａ）のようにゲート絶縁層１０８ａとチャネル領域１０４ａ２が同じ上面形状であってもよい。ゲート絶縁層１０８ａとチャネル領域１０４ａ２を同じ上面形状とすることで、ゲート絶縁層１０８ａを介することなく、半導体層１０４ａに直接不純物を添加することができる。
【０１０２】
不純物の添加の方法としては、イオンドーピング法またはイオンインプランテーション法を用いることができる。また、添加するドーパントとしては、窒素、リン、若しくは砒素などの１５族元素、ホウ素、水素、ヘリウム、ネオン、アルゴン、クリプトン、またはキセノンから少なくとも一つを選択することができる。
【０１０３】
このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層１０８ａとして熱酸化シリコン層を用いたトランジスタ２００を作製することができる。ゲート絶縁層１０８ａに熱酸化シリコン層を用いることで、トランジスタの微細化に伴いゲート絶縁層が薄膜化した場合でも、ゲートリーク電流を抑制することができる。ゲートリーク電流を抑制することで、高速動作が可能で、且つ消費電力の低い半導体装置を得ることができる。
【０１０４】
（実施の形態２）
本実施の形態では、実施の形態１と異なる本発明の一態様に係る半導体装置の構造及び作製方法について、図５乃至図７を用いて説明する。
【０１０５】
〈半導体装置の構成〉
図５（Ａ）は、トランジスタ２００および容量素子２０２を有する記憶素子２０３の断面図であり、図５（Ｂ）はその回路図である。記憶素子２０３は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の素子であり、トランジスタ２００の低抵抗領域１０４ａ３は、容量素子２０２の一方の電極を兼ねている。記憶素子２０３は、トランジスタ２００と容量素子２０２との間に電荷を蓄えることで、データを記憶することができる。
【０１０６】
導電層１５０は、絶縁層１０２の下に、低抵抗領域１０４ａ３と少なくとも一部が重畳して設けられる。記憶素子２０３では、導電層１５０が容量素子２０２の電極の一方として機能する。また、トランジスタ２００の低抵抗領域１０４ａ３が容量素子２０２の他方の電極として機能する。
【０１０７】
すなわち、下記のように言い換えることもできる。記憶素子２０３の容量素子２０２は、一方の電極として基板１００上に設けられた導電層１５０を有し、誘電体膜として導電層１５０上の絶縁層１０２を有する。また他方の電極として、絶縁層１０２上に設けられ導電層１５０と重畳する低抵抗領域１０４ａ３を有する。
【０１０８】
記憶素子２０３のトランジスタ２００の構成は、図１についての記載を参酌することができる。また、図２（Ａ）または図２（Ｂ）のようなトランジスタの構成としてもよい。
【０１０９】
容量素子２０２が有する導電層１５０、およびトランジスタ２００が有する電極１１６の材料としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いることができる。
【０１１０】
また、トランジスタ２００を覆うように設けられた絶縁層１１４として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いることができる。特に、絶縁層１１４に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１１４には、これらの材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１１４は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１１４として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１１４は１層としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としてもよい。積層構造とすることで、絶縁層の一部を酸化アルミニウム膜または窒化酸化シリコン膜とし、ブロッキング膜として機能させることができる。これにより不純物の混入を防止することができる。
【０１１１】
〈半導体装置の作製方法〉
次に、図５に示す記憶素子２０３の作製方法について、図６および図７を用いて説明する。
【０１１２】
まず、基板１００上に、導電層１５０を形成する（図６（Ａ−１）参照）。
【０１１３】
導電層１５０に用いる材料としては、図５ついての記載を参酌することができる。導電層１５０の形成方法は特に限定されず、たとえば蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いた後、一部をエッチングにより加工することで形成することができる。
【０１１４】
次に、基板１００および導電層１５０上に、絶縁層１０２を形成した後、絶縁層１０２上に半導体層１０４を形成する（図６（Ａ−２）、図６（Ａ−３）参照）。なお、半導体層１０４を形成する前に、絶縁層１０２をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法などの研磨により平坦化することが好ましい。絶縁層１０２を平坦化することで、トランジスタ２００を平坦な面に形成することができ、トランジスタ２００の信頼性および電気的特性を向上させることができる。また絶縁層１０２および半導体層１０４については、図３についての記載を参酌することができる。
【０１１５】
次に、シリコン基板１０６上に、熱酸化シリコン層１０８を形成し、イオンを照射することにより脆化領域１１０を形成する（図６（Ｂ−１）、図６（Ｂ−２）および図６（Ｂ−３）参照）。次に、基板１００とシリコン基板１０６とを貼り合わせる（図６（Ｃ）参照）。その後加熱処理を行うことにより、シリコン基板１０６を、脆化領域１１０において、シリコン層１１２とシリコン基板１０６とに分離する（図６（Ｄ）参照）。さらにシリコン層１１２を加工してゲート電極１１２ａを形成する（図６（Ｅ）参照）。図６（Ｂ−１）乃至図６（Ｅ）については、図３（Ａ）乃至（Ｄ）および図４（Ａ）についての記載を参酌することができる。
【０１１６】
次に、半導体層１０４および熱酸化シリコン層１０８を加工して、半導体層１０４ａおよびゲート絶縁層１０８ａを形成する（図７（Ａ）参照）。次に、ゲート電極１１２ａをマスクとして、半導体層１０４ａに不純物を添加する（図７（Ｂ）参照）。図７（Ａ）および図７（Ｂ）については、図４（Ｂ）および（Ｃ）についての記載を参酌することができる。
【０１１７】
次に、ゲート電極１１２ａおよびゲート絶縁層１０８ａを覆うように、絶縁層１１４を形成する（図７（Ｃ）参照）。
【０１１８】
絶縁層１１４に用いる材料としては、図５についての記載を参酌することができる。また、絶縁層１１４の形成方法は特に限定されず、ＣＶＤ法やスパッタリング法により形成することができる。
【０１１９】
次に、絶縁層１１４およびゲート絶縁層１０８ａを加工して、半導体層１０４の低抵抗領域１０４ａ１に達するコンタクトホールを形成する（図４（Ｄ）参照）。なお図４（Ｄ）ではゲート電極１１２ａに達するコンタクトホールを図示していないが、半導体層１０４の低抵抗領域１０４ａ１に達するコンタクトホールと同時に、ゲート電極１１２ａに達するコンタクトホールを形成してもよい。
【０１２０】
次に、コンタクトホールを介して低抵抗領域１０４ａ１に接する電極１１６を形成する（図４（Ｅ）参照）。電極１１６に用いる材料としては、図５についての記載を参酌することができる。電極１１６の形成方法は特に限定されず、たとえば蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いて導電層を形成した後、導電層を加工して形成することができる。
【０１２１】
このようにして、チャネル領域にシリコンを含まない半導体材料を用い、ゲート絶縁層として熱酸化シリコン層を用いたトランジスタ２００と、容量素子２０２を有する記憶素子２０３を作製することができる。
【０１２２】
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図８を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
【０１２３】
図８（Ａ）は、ノート型のパーソナルコンピュータであり、筐体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。筐体３０１と筐体３０２の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
【０１２４】
図８（Ｂ）は、タブレット型端末３１０である。タブレット型端末３１０は、表示部３１２を有する筐体３１１と、表示部３１４を有する筐体３１３と、操作ボタン３１５と、外部インターフェイス３１６を有する。また、タブレット型端末３１０を操作するスタイラス３１７などを備えている。筐体３１１と筐体３１３の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯情報端末が実現される。
【０１２５】
図８（Ｃ）は、電子ペーパーを実装した電子書籍３２０であり、筐体３２１と筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３には、それぞれ表示部３２５および表示部３２７が設けられている。筐体３２１と筐体３２３は、軸部３３７により接続されており、該軸部３３７を軸として開閉動作を行うことができる。また、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。筐体３２１、筐体３２３の少なくとも一つの内部には、メモリ回路が設けられており、メモリ回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された電子書籍が実現される。
【０１２６】
図８（Ｄ）は、携帯電話機であり、筐体３４０と筐体３４１の２つの筐体で構成されている。さらに、筐体３４０と筐体３４１は、スライドし、図８（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、操作キー３４５、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４０は、携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは、筐体３４１に内蔵されている。筐体３４０と筐体３４１の少なくとも一つの内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減された携帯電話機が実現される。
【０１２７】
図８（Ｅ）は、デジタルカメラであり、本体３６１、表示部３６７、接眼部３６３、操作スイッチ３６４、表示部３６５、バッテリー３６６などによって構成されている。本体３６１内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
【０１２８】
図８（Ｆ）は、テレビジョン装置３７０であり、筐体３７１、表示部３７３、スタンド３７５などで構成されている。テレビジョン装置３７０の操作は、筐体３７１が備えるスイッチや、リモコン操作機３８０により行うことができる。筐体３７１およびリモコン操作機３８０の内部には、電子回路が設けられており、電子回路には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の演算、書き込みおよび読み出しが高速で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
【０１２９】
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
【０１３０】
以下に、実際に各種の方法で酸化シリコン膜を形成し、酸化シリコン膜の水素をはじめとする元素濃度を測定した結果を示す。
【実施例１】
【０１３１】
本実施例では熱酸化処理により酸化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板に対し、酸素雰囲気下で９５０℃の熱酸化処理を行い、約１００ｎｍの酸化シリコン膜を形成した。
【０１３２】
熱酸化処理により形成した酸化シリコン膜について、ＳＩＭＳを行った。一次イオンにはセシウム（Ｃｓ＋）を用いた。水素および塩素の濃度、ならびにシリコンの二次イオン強度を図９に示す。横軸に深さ、左の縦軸に水素および塩素の濃度、右の縦軸にシリコンの二次イオン強度を示す。図９中に示すように、酸化シリコン膜のうち界面の影響の少ない部分を定量範囲とした。
【０１３３】
熱酸化処理により形成した酸化シリコン膜は、水素濃度が２．２１×１０１９ａｔｏｍｓ／ｃｍ３以下であった。
【実施例２】
【０１３４】
本実施例では、塩素を含む雰囲気中で、熱酸化処理により酸化シリコン膜を形成した。具体的には、塩素３ａｔｏｍｉｃ％、酸素９７ａｔｏｍｉｃ％の雰囲気下で熱酸化処理を行った。その他の条件は実施例１と同様にして行った。
【０１３５】
塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１０に示す。
【０１３６】
塩素を含む雰囲気中で、熱酸化処理により形成した酸化シリコン膜は、水素濃度が２．３７×１０１９ａｔｏｍｓ／ｃｍ３以下であった。また、塩素濃度は１．７８×１０１７ａｔｏｍｓ／ｃｍ３以上であり、深さが２０ｎｍ以上８０ｎｍ以下の部分の平均は、６．４８×１０１８ａｔｏｍｓ／ｃｍ３であった。
＜比較例１＞
【０１３７】
本比較例では、ＣＶＤ法により酸化窒化シリコン膜を形成した。具体的には、フッ化水素酸により表面の酸化膜を除去したシリコン基板上に、シラン（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）（ＳｉＨ４／Ｎ２Ｏ＝４／８００ｓｃｃｍ）を用いて、基板温度４００℃、電源周波数６０ＭＨｚ、３９．９９Ｐａの条件で、約１００ｎｍの酸化窒化シリコン膜を形成した。
【０１３８】
ＣＶＤ法により形成した酸化窒化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１１に示す。
【０１３９】
ＣＶＤ法により形成した酸化窒化シリコン膜は、水素濃度が２．１７×１０２１ａｔｏｍｓ／ｃｍ３以上であった。
＜比較例２＞
【０１４０】
本比較例では、スパッタリング法により酸化シリコン膜を形成した。具体的には、シリコン基板上に、アルゴンと酸素（Ａｒ／Ｏ２＝２５／２５ｓｃｃｍ）の雰囲気下、０．４Ｐａ、１．５ｋＷ、基板温度１００℃の条件で、約２００ｎｍの酸化シリコン膜を形成した。
【０１４１】
スパッタリング法により形成した酸化シリコン膜について、実施例１と同様にＳＩＭＳを行った結果を、図１２に示す。
【０１４２】
スパッタリング法により形成した酸化シリコン膜は、水素濃度が４．４９×１０１９ａｔｏｍｓ／ｃｍ３以上であった。
【０１４３】
以上の実施例１、実施例２、比較例１および比較例２の結果から、熱酸化処理により形成された酸化シリコンは、ＣＶＤ法やスパッタリング法により形成された酸化シリコンと比較して、水素濃度が低いことが明らかとなった。また、熱酸化処理により形成された酸化シリコンは、膜中の水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下であることが明らかとなった。
【符号の説明】
【０１４４】
１００ 基板
１０２ 絶縁層
１０４ 半導体層
１０４ａ 半導体層
１０４ａ１ 低抵抗領域
１０４ａ２ チャネル領域
１０４ａ３ 低抵抗領域
１０６ シリコン基板
１０８ 熱酸化シリコン層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ 脆化領域
１１２ シリコン層
１１２ａ ゲート電極
１１４ 絶縁層
１１６ 電極
１５０ 導電層
２００ トランジスタ
２０１ａ トランジスタ
２０１ｂ トランジスタ
２０２ 容量素子
２０３ 記憶素子
３０１ 筐体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１０ タブレット型端末
３１１ 筐体
３１２ 表示部
３１３ 筐体
３１４ 表示部
３１５ 操作ボタン
３１６ 外部インターフェイス
３１７ スタイラス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部
３６６ バッテリー
３６７ 表示部
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３８０ リモコン操作機
【特許請求の範囲】
【請求項１】
ベース基板上に、半導体層を形成する工程と、
シリコン基板を加熱により酸化して、前記シリコン基板上に熱酸化シリコン層を形成し、
前記熱酸化シリコン層が形成された前記シリコン基板にイオンを照射することにより脆化領域を形成する工程と、
前記半導体層が形成された前記ベース基板と、前記脆化領域が形成された前記シリコン基板と、を貼り合わせ、
貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程と、
前記熱酸化シリコン層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層を低抵抗化することにより、前記半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、
を有することを特徴とする、半導体装置の作製方法。
【請求項２】
前記貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程において、
前記ベース基板上に、前記熱酸化シリコン層およびシリコン層を形成し、
前記熱酸化シリコン層上にゲート電極を形成する工程において、
前記シリコン層を加工することによりゲート電極を形成する、
ことを特徴とする、請求項１に記載の半導体装置の作製方法。
【請求項３】
基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、
前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、
を有することを特徴とする、半導体装置。
【請求項４】
絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、
前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、
を有するトランジスタと、
前記一対の低抵抗領域の一方と、
前記絶縁層と、
前記絶縁層を介して、前記一対の低抵抗領域の一方と重畳する導電層と、
を有する容量素子と、
を有することを特徴とする、半導体装置。
【請求項５】
前記ゲート電極は、シリコンを含む、
請求項３または請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、酸化物半導体層である、
請求項３乃至請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート絶縁層は、
水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下である、
請求項３乃至請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート絶縁層は、
ハロゲン濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上である、
請求項３乃至請求項７のいずれか一項に記載の半導体装置。
【請求項１】
ベース基板上に、半導体層を形成する工程と、
シリコン基板を加熱により酸化して、前記シリコン基板上に熱酸化シリコン層を形成し、
前記熱酸化シリコン層が形成された前記シリコン基板にイオンを照射することにより脆化領域を形成する工程と、
前記半導体層が形成された前記ベース基板と、前記脆化領域が形成された前記シリコン基板と、を貼り合わせ、
貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程と、
前記熱酸化シリコン層上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層を低抵抗化することにより、前記半導体層にチャネル領域および一対の低抵抗領域を自己整合的に形成するする工程と、
を有することを特徴とする、半導体装置の作製方法。
【請求項２】
前記貼り合わされた前記ベース基板と前記シリコン基板と、を前記脆化領域において分離させることにより、前記ベース基板上に、前記熱酸化シリコン層を形成する工程において、
前記ベース基板上に、前記熱酸化シリコン層およびシリコン層を形成し、
前記熱酸化シリコン層上にゲート電極を形成する工程において、
前記シリコン層を加工することによりゲート電極を形成する、
ことを特徴とする、請求項１に記載の半導体装置の作製方法。
【請求項３】
基板上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、
前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、
を有することを特徴とする、半導体装置。
【請求項４】
絶縁層上の、チャネル領域および一対の低抵抗領域を有するシリコンを含まない半導体層と、
前記半導体層上の、熱酸化シリコン層からなるゲート絶縁層と、
前記ゲート絶縁層上のゲート電極と、
を有するトランジスタと、
前記一対の低抵抗領域の一方と、
前記絶縁層と、
前記絶縁層を介して、前記一対の低抵抗領域の一方と重畳する導電層と、
を有する容量素子と、
を有することを特徴とする、半導体装置。
【請求項５】
前記ゲート電極は、シリコンを含む、
請求項３または請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、酸化物半導体層である、
請求項３乃至請求項５のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート絶縁層は、
水素濃度が４×１０１９ａｔｏｍｓ／ｃｍ３以下である、
請求項３乃至請求項６のいずれか一項に記載の半導体装置。
【請求項８】
前記ゲート絶縁層は、
ハロゲン濃度が１×１０１７ａｔｏｍｓ／ｃｍ３以上である、
請求項３乃至請求項７のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１３−６５６６５（Ｐ２０１３−６５６６５Ａ）
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願番号】特願２０１１−２０２９４２（Ｐ２０１１−２０２９４２）
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
【公開日】平成２５年４月１１日（２０１３．４．１１）
【国際特許分類】
【出願日】平成２３年９月１６日（２０１１．９．１６）
【出願人】（０００１５３８７８）株式会社半導体エネルギー研究所 (5,264)
【Ｆターム（参考）】
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