【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、を含む。 （もっと読む）

【課題】メモリセル領域とメモリセル領域の外周に周辺回路領域を有する半導体装置の製造において、セルフアラインダブルパターニングを用いてメモリセル領域の半導体基板に溝を形成する際、メモリセル領域端部において正常に溝が形成されないという問題がある。
【解決手段】メモリセル領域の第１のマスクパターンを幅Ｗ１、ピッチＷ３（但し、Ｗ３＞２×Ｗ１）のラインパターンに形成し、その上に犠牲膜をＷ１の幅のギャップが残るように形成した後、塗布法で第２のマスクパターンとなる膜を形成し、犠牲膜と第２のマスクパターンとなる膜をエッチバックして第１のマスクパターン表面を露出させる。その後、第１及び第２のマスクパターン間の犠牲膜を選択的に除去し、溝パターンを形成する。周辺回路領域では、メモリセル領域との境界部を残して第１のマスクパターンを形成せず、境界部に形成される第１のマスクパターンの幅Ｗ２をＷ１の１〜４倍とする。 （もっと読む）

【課題】ＣＭＯＳプロセスで、ダイナミック型半導体記憶装置を形成し、ロジックとの混載に適したダイナミック型半導体記憶装置を実現する。
【解決手段】メモリセル（ＭＣ）のワード線（ＷＬ）を形成する導電線（３）とメモリセルセルプレート電極（ＣＰ）を形成する導電線（５）とを、異なる配線層に形成する。対をなすビット線に並行してメモリセルを接続し、２つのメモリセルで１ビットのデータを記憶する。 （もっと読む）

【課題】第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。
【解決手段】隣接する第１および第２のカラム群において、前記第１のカラム群ＣＧ_１で選択される一のメモリセルカラムの第１導電型ウェルＰＷ（０１）と、第２カラム群ＣＧ_２で同時に選択されるメモリセルカラムの第１導電型ウェルＰＷ（０５）は、いずれか一方が、共通ウェル１１から、第２導電型の深いウェルＤＮＷ_１により遮断されており、前記第２導電型の深いウェルＤＮＷ_１は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】ＤＲＡＭに、高純度化された、バンドギャップが２．５ｅＶ以上の酸化物半導体膜、炭化シリコン膜および窒化ガリウム膜などでなるトランジスタを用いることで、キャパシタの電位の保持期間が延びる。また、メモリセルが容量の異なるｎ個のキャパシタを有し、ｎ個のキャパシタとそれぞれ異なるｎ本のデータ線を接続することによって保持容量を様々にとることができる。 （もっと読む）

【課題】精確に記憶素子の状態を判別できる記憶装置を提供する。
【解決手段】メモリセル１１を複数備えたメモリアレイ１０と、読み出し対象のメモリセル１１の状態を判別する読み出し回路２０を設ける。メモリセル１１は抵抗変化素子１３を含み、読み出し回路２０に備えられた参照メモリセル２２は抵抗変化素子２３を含む。抵抗変化素子２３および抵抗変化素子１３は同一の構成材料からなり、抵抗変化素子２３の面積は、抵抗変化素子１３の面積よりも大きい。読み出し電圧の大きさに対する抵抗変化素子２３の抵抗値の変化は、抵抗変化素子１３の抵抗値の変化と対応する。 （もっと読む）

【課題】記憶部で発生するリーク電流を抑制した固体撮像素子を提供する。
【解決手段】複数の画素回路１ａと、列信号線２１と、複数の単位記憶回路２ａとを備え、複数の単位記憶回路２ａのそれぞれは、書き込みトランジスタ３１と、記憶容量３２と、ｎ型の第１拡散領域１４３と、第１拡散領域１４３から所定距離離して形成され、書き込みトランジスタ３１のソース又はドレイン領域に隣接する絶縁分離領域１４１と、絶縁分離領域１４１の周囲に、第１拡散領域１４３から所定距離離して形成された、ｐ型の第２拡散領域１４２とを有し、少なくとも第２拡散領域１４２の表面には、金属シリサイド層が形成されていないことを特徴とする。 （もっと読む）

【課題】データの取り扱いが容易な半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層され、前記基板の上面に対して平行な第１の方向側の端部において、それぞれが各前記電極膜の上面によって構成された複数のテラスが前記第１の方向のみに沿って階段状に形成された積層体と、前記テラスに接続され、前記電極膜を、前記基板の上面に平行な方向であって前記第１の方向に対して直交する第２の方向に引き出し、前記基板に接続する導電部材と、前記積層体の中央部に設けられ、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。 （もっと読む）

【課題】データの保持期間を長くする半導体装置又は半導体記憶装置を提供する。
【解決手段】一対の不純物領域を有する第１の半導体層１５２ａと、第１の半導体層と同じ材料であり、第１の半導体層と離間する第２の半導体層１５２ｂと、第１、第２の半導体層の上に設けられた第１の絶縁層１５３と、第１の絶縁層１５３を介して第１の半導体層に重畳する第１の導電層１５４と、第１の絶縁層１５３を介して第１の導電層に重畳し、第１の半導体層と異なる材料である第３の半導体層１５６と、第１の導電層及び第３の半導体層に電気的に接続される第２の導電層１５７ｂと、第３の半導体層１５６に電気的に接続され、第２の導電層と同じ材料である第３の導電層１５７ａと、第３の半導体層、第２の導電層、及び第３の導電層の上に設けられた第２の絶縁層１５８と、第２の絶縁層を介して第３の半導体層に重畳する第４の導電層１５９と、を含む。 （もっと読む）

【課題】特性を向上させる不揮発性メモリを有する半導体装置を提供する。
【解決手段】半導体装置を、制御ゲート電極ＣＧと、制御ゲート電極ＣＧと隣合うように配置されたメモリゲート電極ＭＧと、絶縁膜３と、その内部に電荷蓄積部を有する絶縁膜５と、を有するよう構成する。このうち、メモリゲート電極ＭＧは、絶縁膜５上に位置する第１シリコン領域６ａと、第１シリコン領域６ａの上方に位置する第２シリコン領域６ｂと、を有するシリコン膜よりなり、第２シリコン領域６ｂは、ｐ型不純物を含有し、第１シリコン領域６ａのｐ型不純物の濃度は、第２シリコン領域６ｂのｐ型不純物の濃度よりも低く構成する。 （もっと読む）

【課題】活性領域におけるイオン濃度のばらつきを抑制すること。
【解決手段】半導体装置の製造方法は、半導体基板にイオンを注入するための第１開口を有し、第１層ウェルを形成するための第１マスクを半導体基板上に形成する工程と、第１マスクを用いて半導体基板に第１イオンを注入して、第１領域及び第２領域を有する第１層ウェルを形成する工程と、半導体基板にイオンを注入するための第２開口を有し、第２層ウェルを形成するための第２マスクを半導体基板上に形成する工程と、第２マスクを用いて半導体基板に第２イオンを注入して、第１層ウェルより下方に位置する第２層ウェルを形成する工程と、を含む。第１領域を第２領域より第１層ウェルの外縁寄りに形成する。第１イオンを注入する際に、第１マスクの第１内壁面で反射した第１イオンを第１領域に供給する。第２イオンを注入する際に、第２マスクの第２内壁面で反射した第２イオンを第２領域に供給する。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】集積度を向上させた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態によれば、第１積層構造体と、第１半導体層と、第１有機膜と、第１半導体側絶縁膜と、第１電極側絶縁膜と、を備えた不揮発性半導体記憶装置が提供される。前記第１積層構造体は、第１方向に沿って積層された複数の第１電極膜と、前記複数の第１電極膜どうしの間に設けられた第１電極間絶縁膜と、を有する。前記第１半導体層は、前記複数の第１電極膜の側面に対向する。前記第１有機膜は、前記複数の第１電極膜の前記側面と前記第１半導体層との間に設けられ有機化合物を含む。前記第１半導体側絶縁膜は、前記第１有機膜と前記第１半導体層との間に設けられる。前記第１電極側絶縁膜は、前記第１有機膜と前記複数の第１電極膜の前記側面との間に設けられる。 （もっと読む）

【課題】配線の引き出し性が向上されているとともに、配線間の短絡などの電気的問題が生じるおそれが抑制されており、かつ、配線が形成される領域の省スペース化が図られた半導体装置を提供する。
【解決手段】半導体装置１が備える基板４上の所定の層内に、第１の配線３が複数本並べられて設けられている。各第１の配線３は、それらの並べられた方向に沿って一方の側から他方の側へ向かうに連れて長く延ばされて形成されているか、あるいは短く縮められて形成されている。それとともに、各第１の配線３は、隣接するそれぞれの一端部３ａが並べられた方向と直交する方向において互いにずれた位置に配置されている。 （もっと読む）

【課題】占有面積の増大を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１領域、第２領域、及び複数のワード線を備える。第１領域は、電気的に書き換え可能な複数のメモリトランジスタを有する。第２領域は、第１領域の周辺に位置する。複数のワード線は、複数のメモリトランジスタのゲートに各々接続されている。複数のワード線は、各々、配線部、及び接続部を備える。配線部は、第１領域から第２領域に向かうように第１方向に延び且つ第１方向に直交する第２方向に所定距離をもって配列されている。接続部は、配線部から延びて第２領域に設けられ且つ積層方向に延びるコンタクトと電気的に接続されている。複数の接続部の端部は、第２方向に延びる直線に沿って形成されている。 （もっと読む）

【課題】的確かつ効果的にパターンを形成することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、下地領域上に、第１のピッチで配置された複数のダミーラインパターン２１ｃを形成する工程と、ダミーラインパターン２１ｃの両長側面に形成された所定マスク部分を有し、ダミーラインパターンを囲む閉ループ形状のマスクパターン２５ｃを形成する工程と、ダミーラインパターン２１ｃを除去する工程と、マスクパターン２５ｃの両端部分を除去して所定マスク部分を残す工程と、所定マスク部分をマスクとして用いて下地領域をエッチングする工程とを備える。 （もっと読む）

【課題】柱状のチャネル層となる半導体層に沿って、複数の浮遊ゲート型の不揮発性メモリセルが積層された構造の不揮発性半導体記憶装置を提供する。
【解決手段】実施形態によれば、柱状の半導体膜１３１の側面にトンネル誘電体膜１４１、浮遊ゲート電極膜１４２、ゲート間絶縁膜１４３および制御ゲート電極膜１４４を備えるメモリセルＭＣが半導体膜１３１の延在方向に複数設けられるメモリセル列を、半導体基板１０１上に略垂直に複数配置した不揮発性半導体記憶装置が提供される。ここで、浮遊ゲート電極膜１４２と制御ゲート電極膜１４３は、柱状の半導体膜１３１の全周のうち特定の方向の側面にのみ形成されている。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】スプリットゲート型の不揮発性メモリは、半導体基板１上に絶縁膜３を介して形成された制御ゲート電極ＣＧと、半導体基板１上に電荷蓄積部を有する絶縁膜５を介して形成されたメモリゲート電極ＭＧとを有しており、メモリゲート電極ＭＧは、制御ゲート電極ＣＧの側面２２上に絶縁膜５を介してサイドウォールスペーサ状に形成されている。制御ゲート電極ＣＧは、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側とは反対側の側面２１の下部２１ａが突出し、また、メモリゲート電極ＭＧに絶縁膜５を介して隣接する側の側面２２の下部２２ａが後退している。メモリゲート電極ＭＧは、制御ゲート電極ＣＧに絶縁膜５を介して隣接する側の側面２３の下部２３ａが突出している。 （もっと読む）

【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。 （もっと読む）

【課題】
駆動回路からメモリセルへの寄生抵抗や寄生容量の影響により、非選択セルへの熱ディスターブ、印加電圧のばらつき、読み出し時の記憶素子の劣化等の課題があった。
【解決手段】
電流により記憶情報が書き込まれる記憶素子と、当該記憶素子に接続される選択素子と、を有するメモリセル（ＭＣ）の上方または下方にキャパシタ（Ｃ）を設け、当該キャパシタに蓄積された電荷によって記憶素子に書き込みを行う。 （もっと読む）