半導体装置および半導体装置の製造方法
【課題】半導体装置の特性を向上させる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。
【解決手段】本発明の半導体装置は、面方位が（１１０）のシリコン基板１と、ｐＭＩＳ領域１Ｂに形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、ゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、ゲート電極ＧＥ２の両側のシリコン基板１中に設けられた溝ｇ２の内部に配置され、Ｓｉより格子定数が大きいＳｉＧｅよりなるソース・ドレイン領域と、を有する。上記溝ｇ２は、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。このように、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型電界効果トランジスタのチャネル領域に加わる圧縮歪みを大きくすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
【０００３】
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、応力を制御してトランジスタの性能を向上させる手法が現れてきている。
【０００４】
応力膜を用いてトランジスタの性能向上を図る手法の一つとして、例えば、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域にＳｉＧｅを適用して性能向上を図る技術が検討されている。かかる技術は、例えば、下記特許文献１および２に開示されている。
【０００５】
また、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上に引張応力膜を形成し、両方のＭＩＳＦＥＴのチャネルに応力を印加して性能向上を図る、いわゆるＤＳＬ（Dual Stress Liner）と呼ばれる技術が検討されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２６７９５号公報
【特許文献２】特開２００８−７８３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）のソース・ドレイン領域にＳｉＧｅを適用することにより、トランジスタ性能の向上を図ることを検討している。
【０００８】
かかるトランジスタ性能の向上に際しては、より効果的にチャネルに応力を与えることができる装置構造の改良が望まれる。また、その装置構成を実現するための製造方法の検討が望まれる。
【０００９】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【００１０】
また、本発明の他の目的は、良好な特性の半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【００１１】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、（ｂ）基板の第１領域に形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、（ｂ１）第１領域上にゲート絶縁膜を介して配置されたゲート電極と、（ｂ２）ゲート電極の両側の基板中に設けられた溝の内部に配置され、第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、を有する。上記溝は、ゲート電極側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）面方位が（１１０）であり、第１半導体よりなる基板を準備する工程と、（ｂ）基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、を有する。さらに、（ｃ）第１ゲート電極の両側に側壁膜を形成する工程と、（ｄ）側壁膜をマスクとして第１ゲート電極の両側の基板をドライエッチングすることにより、第１ゲート電極の両側の基板中に第１溝を形成する工程と、を有する。さらに、（ｅ）第１溝に対し異方的なウエットエッチングを施すことにより、ゲート電極側に位置する側壁部において、第１の斜面と第１の斜面と交差する第２の斜面とを有する第２溝を形成する工程、を有する。さらに、（ｆ）第１半導体より格子定数が大きい第２半導体を第１の斜面および第２の斜面からエピタキシャル成長させることにより、第２溝内に第２半導体よりなる半導体領域を形成する工程、を有する。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１６】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程中の要部断面図である。
【図３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程中の要部断面図である。
【図４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】実施の形態の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程中の要部断面図である。
【図７】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。
【図８】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。
【図９】シリコン基板の面方位およびゲート電極の配置方向を模式的に示す平面図である。
【図１０】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図７に続く第１エッチング後の断面図である。
【図１１】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図１０に続く第２エッチング後の断面図である。
【図１２】実施の形態の半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図６、図１２〜図２１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図７、図１０および図１１は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。図８は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための平面図（上面図）である。図７は、例えば、図８のＡ−Ａ断面と対応する。図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的に示す平面図である。図２２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。
【００２４】
[構造説明]
まず、本実施の形態における半導体装置の製造工程の最終工程断面図である図２１を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【００２５】
図２１に示すように、本実施の形態の半導体装置は、シリコン基板（半導体基板）１のｎＭＩＳ領域１Ａに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ１と、シリコン基板１のｐＭＩＳ領域１Ｂに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ１とを有している。ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂは、それぞれ素子分離領域２により区画された活性領域（アクティブ）である。
【００２６】
ｎチャネル型のＭＩＳＦＥＴＱｎ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ１と、このゲート電極ＧＥ１の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により構成される。
【００２７】
ｐチャネル型のＭＩＳＦＥＴＱｐ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、このゲート電極ＧＥ２の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ＋型半導体領域ＳＤ２(１０)およびｐ−型半導体領域ＥＸ２により構成される。
【００２８】
上記シリコン基板１の面方位は（１１０）である。また、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域を構成するｐ＋型半導体領域ＳＤ２は、シリコンゲルマニウム領域１０中に配置されている。
【００２９】
このシリコンゲルマニウム領域１０は、溝ｇ２内に配置されている。この溝ｇ２は、そのゲート電極ＧＥ２側の側面において、２つの斜面を有する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面である。また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面である。この２つの斜面は、サイドウォールＳＷ２の下方に位置する。このような、第１斜面と第２斜面とを有する溝ｇ２の形状をΣ（シグマ）形状という。
【００３０】
なお、溝ｇ２の底面は、略水平である。また、溝ｇ２のゲート電極ＧＥ２側と逆側の側面においては、素子分離領域２の側面が露出している。
【００３１】
上記シリコンゲルマニウム領域１０は、上記溝ｇ２の内部において結晶成長された領域である。
【００３２】
また、シリコンゲルマニウム領域１０の上部には、金属シリサイド層２３が配置されている。
【００３３】
このように、本実施の形態によれば、面方位（１１０）のシリコン基板１を用いたので、ｐチャネル型ＭＩＳＦＥＴＱｐ１において、正孔の移動度が大きい＜１１０＞をチャネルとすることができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。
【００３４】
また、シリコン基板１よりも格子定数が大きいシリコンゲルマニウム領域１０をソース・ドレイン領域として用いたので、追って詳細に説明するように、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に圧縮歪みを印加することができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。ここで、格子定数とは、結晶の単位格子を形づくる辺の長さをいう。
【００３５】
また、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。
【００３６】
[製造方法説明]
次いで、図１〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００３７】
まず、図１に示すように、半導体基板（半導体ウエハ）として、シリコン基板１を準備する。具体的には、例えばｐ型の単結晶シリコンからなるシリコン基板１を準備する。シリコン基板１の面方位は（１１０）である。面方位（１１０）とは、基板１の表面が（１１０）面であることを意味する。なお、（ｈｋｌ）は、ミラー指数を表す。（ｈｋｌ）は、面を示し、＜ｈｋｌ＞は、（ｈｋｌ）面に対する法線ベクトルを表す。
【００３８】
上記シリコン基板１は、ｎチャネル型のＭＩＳＦＥＴが形成される領域であるｎＭＩＳ領域（第２領域）１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ領域（第１領域）１Ｂと、を有している。
【００３９】
次いで、上記シリコン基板１の主面に素子分離領域２を形成する。例えば、シリコン基板１に、上記ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂを囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図８参照）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。
【００４０】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどによりシリコン基板１の表面を清浄化（洗浄）した後、図２に示すように、シリコン基板１の表面にゲート絶縁膜３として、例えば薄い酸化シリコン膜を熱酸化法によって形成する。次いで、ゲート絶縁膜３上に、導電膜としてシリコン膜４を、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて５０〜１５０ｎｍ程度の膜厚で形成する。このシリコン膜４としては、例えば、不純物を含有した多結晶シリコン膜（ドープトポリシリコン膜）を用いることができる。また、成膜時において非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。この熱処理としては、例えばソース・ドレイン領域形成用に導入した不純物の活性化アニールなどを利用することができる。また、不純物を含有しないシリコン膜を形成した後、イオン注入法により不純物を注入してもよい。
【００４１】
次に、シリコン膜４上に、絶縁膜として酸化シリコン膜５を形成し、酸化シリコン膜５上に絶縁膜として窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法などを用いて形成することができ、酸化シリコン膜５の膜厚（堆積膜厚）は、例えば２〜８ｎｍ程度、窒化シリコン膜６の膜厚（堆積膜厚）は、例えば１０〜６０ｎｍ程度とすることができる。
【００４２】
次いで、図３に示すように、シリコン膜４、酸化シリコン膜５および窒化シリコン膜６の積層膜上に図示しないフォトレジスト膜を形成し、露光・現像する（フォトリスグラフィ）ことにより、所定の領域（ここでは、ゲート電極ＧＥ１およびＧＥ２の形成領域）にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクに、上記積層膜をエッチングし、フォトレジスト膜を除去する。以下このような、所定の平面形状の膜を形成し、当該膜をマスクとしてエッチング（選択的に除去）することにより所望の平面形状の膜（パターン）を形成する工程をパターニングという。このパターニング工程により、ｎＭＩＳ領域１Ａにシリコン膜４からなるゲート電極ＧＥ１が形成され、ｐＭＩＳ領域１Ｂにシリコン膜４からなるゲート電極ＧＥ２が形成される。このゲート電極ＧＥ１、ＧＥ２上には、それぞれ酸化シリコン膜５および窒化シリコン膜６の積層膜からなるキャップ絶縁膜ＣＰが配置される。
【００４３】
次いで、図４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上を含むシリコン基板１の主面上に、絶縁膜として例えば酸化シリコン膜７を形成する。この酸化シリコン膜７は、例えば熱酸化法などを用いて４〜２０ｎｍ程度の膜厚で形成する。この酸化シリコン膜７をＣＶＤ法で形成してもよい。この場合には、酸化シリコン膜７は窒化シリコン膜６上にも形成される。
【００４４】
次いで、酸化シリコン膜７および窒化シリコン膜６上に、絶縁膜として窒化シリコン膜８を形成する。この窒化シリコン膜８は、例えば、ＣＶＤ法を用いて、後述のサイドウォールを形成するのに必要な膜厚、例えば５０ｎｍ程度の膜厚で積層する。
【００４５】
次いで、図５に示すように、窒化シリコン膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、ｎＭＩＳ領域１Ａを覆うようにフォトレジスト膜ＰＲ１を残存させる。
【００４６】
次いで、ｐＭＩＳ領域１Ｂの窒化シリコン膜８および酸化シリコン膜７を異方的にエッチング（エッチバック）する。これにより、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の側壁部に酸化シリコン膜７および窒化シリコン膜８からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ１を形成する。その後、フォトレジスト膜ＰＲ１を除去する。
【００４７】
次いで、図６に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２上の窒化シリコン膜６およびサイドウォールＳＷ１をマスクにエッチングを行い、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１中に溝ｇ２を形成する。このエッチングは、２工程のエッチングにより行われ、第１エッチングにより溝ｇ１を形成した後、さらに、第２エッチングを行い溝ｇ２を形成する。
【００４８】
＜第１、第２エッチング工程の説明＞
以下、図７〜図１１を参照しながら、第１エッチング工程および第２エッチング工程について説明する。なお、図６等においては、素子分離領域２の表面とシリコン基板１の表面とを同程度の位置に記載したが、各種処理によりこれらの高さに違いが生じる。図７等においては、この高さの差を明確に示してある。
【００４９】
＜１＞第１エッチング前の各構成部位の形状説明
まず、図７および図８を参照しながら、本エッチングのマスクとなるサイドウォール（酸化シリコン膜７、窒化シリコン膜８）ＳＷ１およびゲート電極ＧＥ２上のキャップ絶縁膜（酸化シリコン膜５および窒化シリコン膜６からなる積層膜）ＣＰの形状について説明する。
【００５０】
図７（断面図）に示すように、ゲート電極ＧＥ２の側壁部には、サイドウォールＳＷ１が位置し、ゲート電極ＧＥ２の上部には、キャップ絶縁膜ＣＰが位置する。よって、ゲート電極ＧＥ２は、サイドウォールＳＷ１およびキャップ絶縁膜ＣＰにより覆われている。このサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクにエッチングを行うことにより、サイドウォールＳＷ１の端部から露出したシリコン基板１がエッチングされ、溝（ｇ１、ｇ２）が形成される。
【００５１】
また、図８（平面図）に示すように、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）が形成されるｐＭＩＳ領域（１Ｂ）は、素子分離領域２に囲まれたシリコン基板１の露出領域（活性領域）である。ここでは、その平面形状（上面から見た形状、パターン）を、略第１矩形の領域ａとして示してある。この第１矩形の長辺は、ｘ方向に延在し、短辺は、ｙ方向に延在している。図９からも明らかなとおり、ここではｘ方向は、＜１１０＞方向であり、ｙ方向は、＜１００＞方向である。
【００５２】
ゲート電極ＧＥ２の平面形状は、略第２矩形状であり、上記領域ａの略中央部に配置される。この第２矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第２矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。また、ゲート電極ＧＥ２の上部のキャップ絶縁膜ＣＰの平面形状も略第２矩形である。
【００５３】
キャップ絶縁膜ＣＰとサイドウォールＳＷ１との合成平面形状は、第２矩形より一回り大きい略第３矩形状である。この第３矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第３矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。
【００５４】
この第３矩形状の両側には、シリコン基板１の露出領域として、それぞれ略第４矩形の領域ｅ１およびｅ２が配置される。この領域ｅ１に溝（ｇ１、ｇ２）が形成される。この領域ｅ２に溝（ｇ１、ｇ２）が形成される。領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）は、ｙ方向（＜１００＞方向）に延在している。追って詳細に説明するように、溝ｇ２の第１斜面は、領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）から、下方であってゲート電極ＧＥ２側の方向に斜めに延在することとなる。
【００５５】
なお、図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的示すもので、シリコン基板１の大きさに対し、ゲート電極ＧＥ２等は極めて微細な形状に配置されることは言うまでもない。また、上記図８に示す平面図は一例であり、活性領域の形状やゲート電極ＧＥ２のレイアウトには種々の変更が可能である。例えば、活性領域の形状をＬ字状などとしてもよい。また、他のＭＩＳＦＥＴのゲート電極と接続するためにゲート電極ＧＥ２を引き回す場合には、ゲート電極ＧＥ２の平面形状において、＜１００＞方向以外の方向に延在する箇所があってもよい。
【００５６】
次いで、上記形状のサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクに、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１（領域ｅ１、ｅ２）をエッチングする工程について説明する。
【００５７】
＜２＞第１エッチング工程説明
まず、第１エッチングを行う。具体的には、図１０に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１をその表面から所定の深さまでエッチングして溝（基板リセス部、基板後退部）ｇ１を形成する。この第１エッチングは、異方性のドライエッチングによって行い、溝形状を、略ボックス形状とする。例えば、溝の深さは、３０ｎｍ〜５０ｎｍ程度とする。この第１エッチングにより、溝ｇ１のゲート電極ＧＥ２側には、第１側面が露出し、素子分離領域２側には、第２側面が露出する。ここでは、第２側面として、素子分離領域２の側壁が露出している。
【００５８】
＜３＞第２エッチング工程説明
次いで、第２エッチングを行う。具体的には、図１１に示すように、溝ｇ１の底面から露出するシリコン基板１をさらに３０ｎｍ〜５０ｎｍ程度、後退させる。
【００５９】
この第２エッチングは、異方性のウエットエッチングによって行う。この異方性のウエットエッチング液としては、例えば、ＴＭＡＨ（Tetramethyl ammonium hydroxide;水酸化テトラメチルアンモニウム；Ｎ（ＣＨ３）４ＯＨ）系のエッチング液を用いることができる。例えば、ＴＭＡＨを２．３８重量％で含有する超純水希釈液を用いて、２３℃で、異方性のウエットエッチングを行う。
【００６０】
このような、異方性のウエットエッチングを第２エッチングとして用いれば、溝ｇ１の第１側面からは、斜め方向にエッチングが進み、図１１に示すように、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有するΣ（シグマ）形状の溝ｇ２を形成することができる。
【００６１】
この２つの斜面の面方位についてさらに詳細に説明する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面であり、また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面である。言い換えれば、図１１に示すように、２つの斜面のうち、一方は、（１１０）面に対し、上側になす角（α１）で交差し、他方は、（１１０）面に対し、下側になす角（α２）で交差する。なす角α１およびα２は、それぞれ９０°未満の角度であり、ほぼ等しいことが望ましい。また、この２つの斜面は、サイドウォールＳＷ１の下方に位置する。
【００６２】
以上詳細に説明したように、Σ（シグマ）形状の溝ｇ２を構成する第１斜面および第２斜面が、サイドウォールＳＷ１の下側まで入り込むため、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。
【００６３】
一方、溝ｇ２の底面は、溝ｇ１の底面から後退するものの、その底面は、略水平である。
【００６４】
このように、本実施の形態によれば、Σ形状の溝ｇ２を形成することができる。よって、追って詳細に説明する溝ｇ２の内部におけるシリコンゲルマニウムのエピタキシャル成長により、ｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができ、その動作特性を向上させることができる。
【００６５】
＜４＞ＳｉＧｅ歪み技術の効果説明
即ち、シリコンゲルマニウム領域１０によって、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域（ゲート電極ＧＥ２の直下の基板領域）に圧縮応力を作用させ(印加し)、それによって、正孔の移動度（チャネル領域における正孔の移動度）を増加させることができる（この技術をＳｉＧｅ歪み技術と称する）。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流を増加させることができ、高速動作化を図ることができる。
【００６６】
シリコンゲルマニウム領域１０がチャネル領域に圧縮応力を作用させるのは、シリコンゲルマニウム（シリコンゲルマニウム領域１０）の格子定数がシリコン（シリコン基板１）の格子定数よりも大きいことに主に起因している。
【００６７】
また、上述のようなＳｉＧｅ歪み技術を用いる場合には、歪みに対する移動度（正孔の移動度）の感度が高い＜１１０＞チャネルを用いることが好ましい。すなわち、チャネル領域が圧縮応力によって歪んだときの正孔の移動度の変化量は、＜１１０＞方向が他の方向に比べて高い。よって、ＳｉＧｅ歪み技術によって移動度の向上およびそれに起因したオン電流の向上を図るには、＜１１０＞チャネルを用いることが好ましい。
【００６８】
ここで、＜１１０＞チャネルとは、チャネル領域のゲート長方向がシリコン基板１の＜１１０＞方向であることに対応する（図９参照）。このように、ｐチャネル型ＭＩＳＦＥＴのチャネル領域を＜１１０＞チャネルとすることで、正孔の移動度の向上効果を高めることができ、オン電流の向上効果を高めることができる。
【００６９】
一方、ｎチャネル型ＭＩＳＦＥＴＱｎ１に対しては、上述のようなＳｉＧｅ歪み技術を適用しないことが好ましい。これは、ｎチャネル型ＭＩＳＦＥＴＱｎ１においては、チャネル領域に圧縮応力が作用すると、キャリアである電子の移動度が却って低下してしまうためである。このため、ｎＭＩＳ領域１Ａは窒化シリコン膜８で覆い（図６参照）、溝ｇ２を形成せず、後述するように、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）を形成する（図１５参照）。
【００７０】
このように、ｐチャネル型ＭＩＳＦＥＴＱｐ１に対して上述のようなＳｉＧｅ歪み技術を適用し、かつｎチャネル型ＭＩＳＦＥＴＱｎ１に対して上述のようなＳｉＧｅ歪み技術を適用しないことで、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域における電子の移動度を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域における正孔の移動度を向上させることができる。したがって、ｎチャネル型ＭＩＳＦＥＴのオン電流を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のオン電流を向上させることができるようになる。
【００７１】
＜ＳｉＧｅの成長工程の説明＞
次に、図１２に示すように、ｐＭＩＳ領域１Ｂの溝ｇ２内に、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長（結晶成長）させる。Ｓｉ（シリコン基板１）と、ＳｉＧｅは、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。このシリコンゲルマニウムは、溝ｇ２内を埋め込むまで成長させる。このようにして、シリコンゲルマニウム領域（ＳｉＧｅ領域、シリコンゲルマニウム層、エピタキシャルシリコンゲルマニウム層）１０を形成する。さらに、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させ、シリコン領域（シリコン層、エピタキシャルシリコン層）１１を形成する。このシリコンゲルマニウム領域１０は、例えば４０〜１００ｎｍ程度の厚みに形成することができ、シリコン領域１１は、例えば５〜２０ｎｍ程度の厚みに形成することができる。
【００７２】
シリコンゲルマニウム領域１０は、例えば、シラン系ガスとゲルマン系ガスを原料ガスとしたエピタキシャル成長により形成することができる。シラン系ガスとしては、例えばモノシランガス（ＳｉＨ４）やジクロロシラン（ＳｉＨ２Ｃｌ２）などを用いることができる。また、ゲルマン系ガスとしては、モノゲルマンガス（ＧｅＨ４）などを用いることができる。ここでは、上記原料ガス中に、例えば、水素化ホウ素（Ｂ２Ｈ６）などのｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含ませた状態で成膜することにより、ｐ型のシリコンゲルマニウム領域１０を形成する。なお、ノンドープのシリコンゲルマニウム領域１０を成膜した後、ｐ型の不純物イオンをイオン注入法により注入してもよい。このイオン注入工程については、後述する。
【００７３】
なお、このシリコンゲルマニウムおよびシリコンのエピタキシャル成長工程においては、溝ｇ２以外の領域は、窒化シリコン膜６、サイドウォールＳＷ１あるいは窒化シリコン膜８で覆われているため、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は形成されない。したがって、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は、ｐＭＩＳ領域１Ｂに形成されるが、ｎＭＩＳ領域１Ａには形成されない。
【００７４】
次に、熱酸化法などによりシリコン領域１１の表層部を酸化させることで、シリコン領域１１の表面上に酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、後述の窒化シリコン膜８の除去の際に、シリコン領域１１やシリコンゲルマニウム領域１０がエッチングされないようにするためのエッチング保護膜としての役割を有する。
【００７５】
次いで、熱燐酸（熱リン酸）などを用いて、ｎＭＩＳ領域１Ａの窒化シリコン膜８と、ｐＭＩＳ領域１ＢのサイドウォールＳＷ１の窒化シリコン膜８とを、エッチングして除去する。この際、ゲート電極ＧＥ１、ＧＥ２上の窒化シリコン膜６も除去され得る。
【００７６】
次いで、酸化シリコン膜７を、エッチングによって除去する。ここでは、異方性エッチングを行い、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させる。このエッチングの際、ゲート電極ＧＥ１、ＧＥ２上の酸化シリコン膜５も除去される。また、シリコン領域１１表面の上述した酸化シリコン膜も除去される。なお、ウエットエッチングを用いて酸化シリコン膜７を全て除去してもよいが、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させることで、後述のイオン注入の際に、ゲート電極ＧＥ１、ＧＥ２を保護することができる。なお、酸化シリコン膜７の除去工程を省略し、酸化シリコン膜７をスルーして後述のイオン注入を行ってもよい。
【００７７】
次いで、図１３に示すように、ｎＭＩＳ領域１Ａのゲート電極ＧＥ１の両側のシリコン基板１中にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ１を形成する。また、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の両側のシリコン基板１中にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ２を形成する。
【００７８】
ｎ−型半導体領域ＥＸ１は、例えば、ゲート電極ＧＥ１をマスクとしてｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。この工程により、ｎ−型半導体領域ＥＸ１が、ゲート電極ＧＥ１に整合して形成される。また、ｐ−型半導体領域ＥＸ２は、例えば、ゲート電極ＧＥ２をマスクとしてｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。この工程により、ｐ−型半導体領域ＥＸ２が、ゲート電極ＧＥ２に整合して形成される。
【００７９】
次いで、図１４に示すように、シリコン基板１の主面上に、絶縁膜として、例えば窒化シリコン膜１３をＣＶＤ法で１０〜４０ｎｍ程度の膜厚で堆積する。この工程により、ゲート電極ＧＥ１、ＧＥ２が、窒化シリコン膜１３で覆われる。
【００８０】
次いで、窒化シリコン膜１３を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ２を形成する（図１５）。この異方性エッチング（エッチバック）によって、ゲート電極ＧＥ１、ＧＥ２の側壁にサイドウォールＳＷ２として残った部分以外の窒化シリコン膜１３は除去される。また、前述の窒化シリコン膜６が、ゲート電極ＧＥ１、ＧＥ２の上部に残存していた場合も、その窒化シリコン膜６は、上記サイドウォールＳＷ２を形成するための異方性エッチング工程により除去される。
【００８１】
次いで、図１６に示すように、ゲート電極ＧＥ１およびサイドウォールＳＷ２の両側のシリコン基板１中にｎ＋型半導体領域ＳＤ１を形成する。ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。
【００８２】
この際、ゲート電極ＧＥ１およびその側壁のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１およびサイドウォールＳＷ２に整合して形成される。
【００８３】
なお、前述したように、シリコンゲルマニウム領域１０として、ノンドープのシリコンゲルマニウム領域１０を成膜した場合には、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中にｐ＋型半導体領域を形成する。このｐ＋型半導体領域は、ｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。
【００８４】
この際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｐ＋型半導体領域は、ゲート電極ＧＥ２およびサイドウォールＳＷ２に整合して形成される。なお、前述のように、シリコンゲルマニウム領域１０として、ｐ型の不純物を導入しながらシリコンゲルマニウム領域１０を形成した場合、この領域（１０）が、ｐ＋型半導体領域ＳＤ２となる。また、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中に、ｐ型不純物（例えばホウ素）をイオン注入した場合には、シリコンゲルマニウム領域１０に、ｐ＋型半導体領域ＳＤ２とその下層のノンドープの領域との境界が生じる。
【００８５】
上記イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行う。これにより、ｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１およびシリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）中の不純物を活性化することができる。
【００８６】
以上の工程により、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成される。即ち、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）であり、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く形成されいる。また、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）およびｐ−型半導体領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）であり、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く形成されている。
【００８７】
以上の工程により、ｎＭＩＳ領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成される。また、ｐＭＩＳ領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される。
【００８８】
次いで、ＲＣＡ洗浄などを用いてシリコン基板１の表面の清浄化を行う。このＲＣＡ洗浄とは、フッ酸洗浄、アンモニアと過酸化水素の混合液洗浄および塩酸と過酸化水素の混合液洗浄を順に行った後、超純水で洗浄を行う一連の洗浄工程という。さらに、ＲＣＡ洗浄の後、フッ酸などを用いて、シリコン基板１の表面の自然酸化膜の除去を行う。この自然酸化膜の除去工程によってゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面が露出する。
【００８９】
次いで、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１およびシリコン領域１１）の表面に、金属シリサイド層（２３ａ、２３）を形成する。以下この金属シリサイド層（２３ａ、２３）の形成工程について説明する。
【００９０】
まず、図１６に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１上を含むシリコン基板１の主面上に、金属膜として例えば、ニッケル合金膜２１をスパッタリング法を用いて堆積する。次いで、シリコン基板１に第１の熱処理（アニール処理）を施す。この第１の熱処理により、ゲート電極ＧＥ１、ＧＥ２を構成するシリコン膜（４）とニッケル合金膜２１とを反応させる。また、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１を構成する単結晶シリコンとニッケル合金膜２１とを反応させる。これにより、図１７に示すように、金属と半導体との反応層である金属シリサイド層２３ａを形成する。この金属シリサイド層２３ａは、メタルリッチなシリサイド層となっている。
【００９１】
次いで、例えば硫酸過水などを用いたウエットエッチングにより、未反応のニッケル合金膜２１を除去する。エッチング処理時間は、例えば３０〜６０分程度である。その結果、図１７に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面上のみに金属シリサイド層２３ａが残存する。
【００９２】
次いで、シリコン基板１に第２の熱処理（アニール処理）を施す。この第２の熱処理を行うことにより、シリサイド化反応がさらに進み、図１８に示すように、金属シリサイド層２３ａは、金属元素とＳｉとの組成比が１：１の化学量論比に近い、安定な金属シリサイド層２３となる。
【００９３】
なお、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３においては、下層のシリコンゲルマニウム領域１０もシリサイド化反応に寄与し、金属シリサイド層２３中にＧｅを含有する場合がある。また、シリコン領域１１の表層部のみが、シリサイド化反応に寄与し、シリコンゲルマニウム領域１０と金属シリサイド層２３との間に薄いシリコン領域１１が残る場合もある。この金属シリサイド層２３により後述するプラグＰＧとの接続抵抗の低減を図ることができる。なお、上記においては、２回の熱処理でシリサイド化を行ったが、例えば、第１の熱処理を４５０℃程度の温度行い、第２の熱処理を省略してもよい。
【００９４】
次いで、図１９に示すように、シリコン基板１の主面全面上に、層間絶縁膜３２として、例えば酸化シリコンをＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜３２の表面をＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）法などを用いて平坦化する。
【００９５】
次いで、図２０に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）上およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２））上の層間絶縁膜３２を選択的に除去することによりコンタクトホール（貫通孔、孔）ＣＮＴを形成する。
【００９６】
次いで、コンタクトホールＣＮＴ内に、導電性膜を形成することにより、プラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜３２上に、バリア導体膜（図示せず）を堆積した後、このバリア導体膜上に主導体膜をコンタクトホールＣＮＴを埋める程度の膜厚で堆積する。この後、層間絶縁膜３２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。
【００９７】
次に、図２１に示すように、プラグＰＧ上を含む層間絶縁膜３２上に、ストッパ絶縁膜３３および層間絶縁膜３４を順次形成する。ストッパ絶縁膜３３は、層間絶縁膜３４に対してエッチング選択性を有し、例えば、ストッパ絶縁膜３３として窒化シリコン膜を、層間絶縁膜３４として酸化シリコン膜を用いることができる。
【００９８】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。層間絶縁膜３４をパターニングした後、ストッパ絶縁膜３３をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜３４上にバリア導体膜（図示せず）およびシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去することにより、第１層目の配線Ｍ１を形成する。
【００９９】
配線Ｍ１は、プラグＰＧを介して、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ＳＤ１、ＳＤ２）やゲート電極ＧＥ１、ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明は省略する。また、配線Ｍ１や２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。配線用の導電体膜としては、例えばタングステンまたはアルミニウム（Ａｌ）などを用いることができる。
【０１００】
その後、最上層配線上に保護膜等を形成した後、シリコン基板１をダイシングなどで切断（分割）することにより、複数の半導体装置（半導体チップ）が形成される。
【０１０１】
図２２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。図２２に示す半導体チップＳＭ１は、メモリ領域４１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域４２とを有している。周辺回路領域４２は、ロジック回路が形成されたロジック回路領域４２ａを含んでいる。このように、上記工程により形成された半導体装置(ＭＩＳＦＥＴ)を、上記メモリやロジック回路を構成するＭＩＳＦＥＴとして用いてもよい。
【０１０２】
以上詳細に説明したように、本実施の形態によれば、半導体装置の特性を向上させることができる。
【０１０３】
以上本実施の形態について詳細に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１０４】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１０５】
１ シリコン基板
１Ａ ｎＭＩＳ領域
１Ｂ ｐＭＩＳ領域
２ 素子分離領域
３ ゲート絶縁膜
４ シリコン膜
５ 酸化シリコン膜
６ 窒化シリコン膜
７ 酸化シリコン膜
８ 窒化シリコン膜
１０ シリコンゲルマニウム領域
１１ シリコン領域
１３ 窒化シリコン膜
２１ ニッケル合金膜
２３、２３ａ 金属シリサイド層
３２ 層間絶縁膜
３３ ストッパ絶縁膜
３４ 層間絶縁膜
４１ メモリ領域
４２ 周辺回路領域
４２ａ ロジック回路領域
ａ 領域
α１、α２ 角度
ＣＮＴ コンタクトホール
ＣＰ キャップ絶縁膜
ｅ１、ｅ２ 領域
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ｇ１ 溝
ｇ２ 溝
ＧＥ１、ＧＥ２ ゲート電極
Ｍ１ 配線
ＰＤ パッド電極
ＰＧ プラグ
ＰＲ１ フォトレジスト膜
Ｑｎ１ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＭ１ 半導体チップ
ＳＷ１、ＳＷ２ サイドウォール
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関し、特に、ＭＩＳＦＥＴを有する半導体装置およびその製造に適用して有効な技術に関する。
【背景技術】
【０００２】
現在、トランジスタを微細化させ、その性能向上を図ることが幅広く行われている。しかしながら、微細化のみによるトランジスタの性能の向上は、対性能比で見た場合のコストの上昇といった問題がある。
【０００３】
そこで、微細化のみによるトランジスタの性能向上ばかりでなく、応力を制御してトランジスタの性能を向上させる手法が現れてきている。
【０００４】
応力膜を用いてトランジスタの性能向上を図る手法の一つとして、例えば、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴのソース・ドレイン領域にＳｉＧｅを適用して性能向上を図る技術が検討されている。かかる技術は、例えば、下記特許文献１および２に開示されている。
【０００５】
また、ｐチャネル型ＭＩＳＦＥＴ上に圧縮応力膜を形成し、ｎチャネル型ＭＩＳＦＥＴ上に引張応力膜を形成し、両方のＭＩＳＦＥＴのチャネルに応力を印加して性能向上を図る、いわゆるＤＳＬ（Dual Stress Liner）と呼ばれる技術が検討されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−２６７９５号公報
【特許文献２】特開２００８−７８３４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明者は、Ｓｉ基板上に形成されたｐチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor、電界効果トランジスタ）のソース・ドレイン領域にＳｉＧｅを適用することにより、トランジスタ性能の向上を図ることを検討している。
【０００８】
かかるトランジスタ性能の向上に際しては、より効果的にチャネルに応力を与えることができる装置構造の改良が望まれる。また、その装置構成を実現するための製造方法の検討が望まれる。
【０００９】
そこで、本発明の目的は、半導体装置の特性を向上させることができる技術を提供することにある。
【００１０】
また、本発明の他の目的は、良好な特性の半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【００１１】
本発明の上記目的およびその他の目的と新規な特徴は、本願明細書の記載および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置は、（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、（ｂ）基板の第１領域に形成されたｐチャネル型電界効果トランジスタを有する。このｐチャネル型電界効果トランジスタは、（ｂ１）第１領域上にゲート絶縁膜を介して配置されたゲート電極と、（ｂ２）ゲート電極の両側の基板中に設けられた溝の内部に配置され、第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、を有する。上記溝は、ゲート電極側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有する。
【００１４】
本願において開示される発明のうち、代表的な実施の形態に示される半導体装置の製造方法は、（ａ）面方位が（１１０）であり、第１半導体よりなる基板を準備する工程と、（ｂ）基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、を有する。さらに、（ｃ）第１ゲート電極の両側に側壁膜を形成する工程と、（ｄ）側壁膜をマスクとして第１ゲート電極の両側の基板をドライエッチングすることにより、第１ゲート電極の両側の基板中に第１溝を形成する工程と、を有する。さらに、（ｅ）第１溝に対し異方的なウエットエッチングを施すことにより、ゲート電極側に位置する側壁部において、第１の斜面と第１の斜面と交差する第２の斜面とを有する第２溝を形成する工程、を有する。さらに、（ｆ）第１半導体より格子定数が大きい第２半導体を第１の斜面および第２の斜面からエピタキシャル成長させることにより、第２溝内に第２半導体よりなる半導体領域を形成する工程、を有する。
【発明の効果】
【００１５】
本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
【００１６】
また、本願において開示される発明のうち、以下に示す代表的な実施の形態に示される半導体装置の製造方法によれば、特性の良好な半導体装置を製造することができる。
【図面の簡単な説明】
【００１７】
【図１】実施の形態の半導体装置の製造工程を示す要部断面図である。
【図２】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１に続く半導体装置の製造工程中の要部断面図である。
【図３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図２に続く半導体装置の製造工程中の要部断面図である。
【図４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図３に続く半導体装置の製造工程中の要部断面図である。
【図５】実施の形態の半導体装置の製造工程を示す要部断面図であって、図４に続く半導体装置の製造工程中の要部断面図である。
【図６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図５に続く半導体装置の製造工程中の要部断面図である。
【図７】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。
【図８】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための平面図である。
【図９】シリコン基板の面方位およびゲート電極の配置方向を模式的に示す平面図である。
【図１０】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図７に続く第１エッチング後の断面図である。
【図１１】実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図であって、図１０に続く第２エッチング後の断面図である。
【図１２】実施の形態の半導体装置の製造工程を示す要部断面図である。
【図１３】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１３に続く半導体装置の製造工程中の要部断面図である。
【図１５】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１４に続く半導体装置の製造工程中の要部断面図である。
【図１６】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１５に続く半導体装置の製造工程中の要部断面図である。
【図１７】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１６に続く半導体装置の製造工程中の要部断面図である。
【図１８】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】実施の形態の半導体装置の製造工程を示す要部断面図であって、図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】実施の形態の半導体装置の製造工程を示す要部断面図であって、図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。
【発明を実施するための形態】
【００１８】
以下、図面を参照しながら、本発明を示す実施の形態について詳細に説明する。
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２２】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２３】
（実施の形態）
以下、図面を参照しながら本実施の形態の半導体装置の構成と製造方法について詳細に説明する。図１〜図６、図１２〜図２１は、本実施の形態の半導体装置の製造工程を示す要部断面図である。図７、図１０および図１１は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための断面図である。図８は、本実施の形態の半導体装置の製造工程におけるエッチング工程を説明するための平面図（上面図）である。図７は、例えば、図８のＡ−Ａ断面と対応する。図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的に示す平面図である。図２２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。
【００２４】
[構造説明]
まず、本実施の形態における半導体装置の製造工程の最終工程断面図である図２１を参照しながら、本実施の形態の半導体装置の特徴的な構成について説明する。
【００２５】
図２１に示すように、本実施の形態の半導体装置は、シリコン基板（半導体基板）１のｎＭＩＳ領域１Ａに配置されたｎチャネル型のＭＩＳＦＥＴＱｎ１と、シリコン基板１のｐＭＩＳ領域１Ｂに配置されたｐチャネル型のＭＩＳＦＥＴＱｐ１とを有している。ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂは、それぞれ素子分離領域２により区画された活性領域（アクティブ）である。
【００２６】
ｎチャネル型のＭＩＳＦＥＴＱｎ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ１と、このゲート電極ＧＥ１の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１により構成される。
【００２７】
ｐチャネル型のＭＩＳＦＥＴＱｐ１は、シリコン基板１上にゲート絶縁膜３を介して配置されたゲート電極ＧＥ２と、このゲート電極ＧＥ２の両側のシリコン基板１中に配置されたソース・ドレイン領域とを有する。このソース・ドレイン領域は、ｐ＋型半導体領域ＳＤ２(１０)およびｐ−型半導体領域ＥＸ２により構成される。
【００２８】
上記シリコン基板１の面方位は（１１０）である。また、上記ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域を構成するｐ＋型半導体領域ＳＤ２は、シリコンゲルマニウム領域１０中に配置されている。
【００２９】
このシリコンゲルマニウム領域１０は、溝ｇ２内に配置されている。この溝ｇ２は、そのゲート電極ＧＥ２側の側面において、２つの斜面を有する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面である。また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面である。この２つの斜面は、サイドウォールＳＷ２の下方に位置する。このような、第１斜面と第２斜面とを有する溝ｇ２の形状をΣ（シグマ）形状という。
【００３０】
なお、溝ｇ２の底面は、略水平である。また、溝ｇ２のゲート電極ＧＥ２側と逆側の側面においては、素子分離領域２の側面が露出している。
【００３１】
上記シリコンゲルマニウム領域１０は、上記溝ｇ２の内部において結晶成長された領域である。
【００３２】
また、シリコンゲルマニウム領域１０の上部には、金属シリサイド層２３が配置されている。
【００３３】
このように、本実施の形態によれば、面方位（１１０）のシリコン基板１を用いたので、ｐチャネル型ＭＩＳＦＥＴＱｐ１において、正孔の移動度が大きい＜１１０＞をチャネルとすることができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。
【００３４】
また、シリコン基板１よりも格子定数が大きいシリコンゲルマニウム領域１０をソース・ドレイン領域として用いたので、追って詳細に説明するように、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に圧縮歪みを印加することができ、ｐチャネル型ＭＩＳＦＥＴＱｐ１の特性を向上させることができる。ここで、格子定数とは、結晶の単位格子を形づくる辺の長さをいう。
【００３５】
また、溝ｇ２の形状をΣ形状とすることで、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。
【００３６】
[製造方法説明]
次いで、図１〜図２１を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。
【００３７】
まず、図１に示すように、半導体基板（半導体ウエハ）として、シリコン基板１を準備する。具体的には、例えばｐ型の単結晶シリコンからなるシリコン基板１を準備する。シリコン基板１の面方位は（１１０）である。面方位（１１０）とは、基板１の表面が（１１０）面であることを意味する。なお、（ｈｋｌ）は、ミラー指数を表す。（ｈｋｌ）は、面を示し、＜ｈｋｌ＞は、（ｈｋｌ）面に対する法線ベクトルを表す。
【００３８】
上記シリコン基板１は、ｎチャネル型のＭＩＳＦＥＴが形成される領域であるｎＭＩＳ領域（第２領域）１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成される領域であるｐＭＩＳ領域（第１領域）１Ｂと、を有している。
【００３９】
次いで、上記シリコン基板１の主面に素子分離領域２を形成する。例えば、シリコン基板１に、上記ｎＭＩＳ領域１ＡおよびｐＭＩＳ領域１Ｂを囲む素子分離溝を形成し、この素子分離溝の内部に絶縁膜を埋め込むことにより、素子分離領域２を形成する（図８参照）。このような素子分離法は、ＳＴＩ（Shallow Trench Isolation）法と呼ばれる。この他、ＬＯＣＯＳ（Local Oxidization of Silicon）法などを用いて素子分離領域２を形成してもよい。
【００４０】
次いで、例えばフッ酸（ＨＦ）水溶液を用いたウエットエッチングなどによりシリコン基板１の表面を清浄化（洗浄）した後、図２に示すように、シリコン基板１の表面にゲート絶縁膜３として、例えば薄い酸化シリコン膜を熱酸化法によって形成する。次いで、ゲート絶縁膜３上に、導電膜としてシリコン膜４を、例えばＣＶＤ（Chemical Vapor Deposition；化学気相成長）法を用いて５０〜１５０ｎｍ程度の膜厚で形成する。このシリコン膜４としては、例えば、不純物を含有した多結晶シリコン膜（ドープトポリシリコン膜）を用いることができる。また、成膜時において非晶質シリコン膜を形成し、熱処理により多結晶化してもよい。この熱処理としては、例えばソース・ドレイン領域形成用に導入した不純物の活性化アニールなどを利用することができる。また、不純物を含有しないシリコン膜を形成した後、イオン注入法により不純物を注入してもよい。
【００４１】
次に、シリコン膜４上に、絶縁膜として酸化シリコン膜５を形成し、酸化シリコン膜５上に絶縁膜として窒化シリコン膜６を形成する。酸化シリコン膜５および窒化シリコン膜６は、例えばＣＶＤ法などを用いて形成することができ、酸化シリコン膜５の膜厚（堆積膜厚）は、例えば２〜８ｎｍ程度、窒化シリコン膜６の膜厚（堆積膜厚）は、例えば１０〜６０ｎｍ程度とすることができる。
【００４２】
次いで、図３に示すように、シリコン膜４、酸化シリコン膜５および窒化シリコン膜６の積層膜上に図示しないフォトレジスト膜を形成し、露光・現像する（フォトリスグラフィ）ことにより、所定の領域（ここでは、ゲート電極ＧＥ１およびＧＥ２の形成領域）にフォトレジスト膜を残存させる。次いで、残存するフォトレジスト膜をマスクに、上記積層膜をエッチングし、フォトレジスト膜を除去する。以下このような、所定の平面形状の膜を形成し、当該膜をマスクとしてエッチング（選択的に除去）することにより所望の平面形状の膜（パターン）を形成する工程をパターニングという。このパターニング工程により、ｎＭＩＳ領域１Ａにシリコン膜４からなるゲート電極ＧＥ１が形成され、ｐＭＩＳ領域１Ｂにシリコン膜４からなるゲート電極ＧＥ２が形成される。このゲート電極ＧＥ１、ＧＥ２上には、それぞれ酸化シリコン膜５および窒化シリコン膜６の積層膜からなるキャップ絶縁膜ＣＰが配置される。
【００４３】
次いで、図４に示すように、ゲート電極ＧＥ１、ＧＥ２の側壁上を含むシリコン基板１の主面上に、絶縁膜として例えば酸化シリコン膜７を形成する。この酸化シリコン膜７は、例えば熱酸化法などを用いて４〜２０ｎｍ程度の膜厚で形成する。この酸化シリコン膜７をＣＶＤ法で形成してもよい。この場合には、酸化シリコン膜７は窒化シリコン膜６上にも形成される。
【００４４】
次いで、酸化シリコン膜７および窒化シリコン膜６上に、絶縁膜として窒化シリコン膜８を形成する。この窒化シリコン膜８は、例えば、ＣＶＤ法を用いて、後述のサイドウォールを形成するのに必要な膜厚、例えば５０ｎｍ程度の膜厚で積層する。
【００４５】
次いで、図５に示すように、窒化シリコン膜８上に、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することで、ｎＭＩＳ領域１Ａを覆うようにフォトレジスト膜ＰＲ１を残存させる。
【００４６】
次いで、ｐＭＩＳ領域１Ｂの窒化シリコン膜８および酸化シリコン膜７を異方的にエッチング（エッチバック）する。これにより、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の側壁部に酸化シリコン膜７および窒化シリコン膜８からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ１を形成する。その後、フォトレジスト膜ＰＲ１を除去する。
【００４７】
次いで、図６に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２上の窒化シリコン膜６およびサイドウォールＳＷ１をマスクにエッチングを行い、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１中に溝ｇ２を形成する。このエッチングは、２工程のエッチングにより行われ、第１エッチングにより溝ｇ１を形成した後、さらに、第２エッチングを行い溝ｇ２を形成する。
【００４８】
＜第１、第２エッチング工程の説明＞
以下、図７〜図１１を参照しながら、第１エッチング工程および第２エッチング工程について説明する。なお、図６等においては、素子分離領域２の表面とシリコン基板１の表面とを同程度の位置に記載したが、各種処理によりこれらの高さに違いが生じる。図７等においては、この高さの差を明確に示してある。
【００４９】
＜１＞第１エッチング前の各構成部位の形状説明
まず、図７および図８を参照しながら、本エッチングのマスクとなるサイドウォール（酸化シリコン膜７、窒化シリコン膜８）ＳＷ１およびゲート電極ＧＥ２上のキャップ絶縁膜（酸化シリコン膜５および窒化シリコン膜６からなる積層膜）ＣＰの形状について説明する。
【００５０】
図７（断面図）に示すように、ゲート電極ＧＥ２の側壁部には、サイドウォールＳＷ１が位置し、ゲート電極ＧＥ２の上部には、キャップ絶縁膜ＣＰが位置する。よって、ゲート電極ＧＥ２は、サイドウォールＳＷ１およびキャップ絶縁膜ＣＰにより覆われている。このサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクにエッチングを行うことにより、サイドウォールＳＷ１の端部から露出したシリコン基板１がエッチングされ、溝（ｇ１、ｇ２）が形成される。
【００５１】
また、図８（平面図）に示すように、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ１）が形成されるｐＭＩＳ領域（１Ｂ）は、素子分離領域２に囲まれたシリコン基板１の露出領域（活性領域）である。ここでは、その平面形状（上面から見た形状、パターン）を、略第１矩形の領域ａとして示してある。この第１矩形の長辺は、ｘ方向に延在し、短辺は、ｙ方向に延在している。図９からも明らかなとおり、ここではｘ方向は、＜１１０＞方向であり、ｙ方向は、＜１００＞方向である。
【００５２】
ゲート電極ＧＥ２の平面形状は、略第２矩形状であり、上記領域ａの略中央部に配置される。この第２矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第２矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。また、ゲート電極ＧＥ２の上部のキャップ絶縁膜ＣＰの平面形状も略第２矩形である。
【００５３】
キャップ絶縁膜ＣＰとサイドウォールＳＷ１との合成平面形状は、第２矩形より一回り大きい略第３矩形状である。この第３矩形の短辺は、ｘ方向（＜１１０＞方向)に延在し、長辺は、ｙ方向（＜１００＞方向）に延在している。この第３矩形の長辺は、領域ａを横切るように延在するが、短辺は、素子分離領域２上に延在する。
【００５４】
この第３矩形状の両側には、シリコン基板１の露出領域として、それぞれ略第４矩形の領域ｅ１およびｅ２が配置される。この領域ｅ１に溝（ｇ１、ｇ２）が形成される。この領域ｅ２に溝（ｇ１、ｇ２）が形成される。領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）は、ｙ方向（＜１００＞方向）に延在している。追って詳細に説明するように、溝ｇ２の第１斜面は、領域ｅ１およびｅ２のゲート電極ＧＥ２側の長辺（端部）から、下方であってゲート電極ＧＥ２側の方向に斜めに延在することとなる。
【００５５】
なお、図９は、シリコン基板１の面方位およびゲート電極ＧＥ２の配置方向を模式的示すもので、シリコン基板１の大きさに対し、ゲート電極ＧＥ２等は極めて微細な形状に配置されることは言うまでもない。また、上記図８に示す平面図は一例であり、活性領域の形状やゲート電極ＧＥ２のレイアウトには種々の変更が可能である。例えば、活性領域の形状をＬ字状などとしてもよい。また、他のＭＩＳＦＥＴのゲート電極と接続するためにゲート電極ＧＥ２を引き回す場合には、ゲート電極ＧＥ２の平面形状において、＜１００＞方向以外の方向に延在する箇所があってもよい。
【００５６】
次いで、上記形状のサイドウォールＳＷ１およびキャップ絶縁膜ＣＰをマスクに、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１（領域ｅ１、ｅ２）をエッチングする工程について説明する。
【００５７】
＜２＞第１エッチング工程説明
まず、第１エッチングを行う。具体的には、図１０に示すように、ｐＭＩＳ領域１Ｂにおいて、ゲート電極ＧＥ２とサイドウォールＳＷ１との合成パターンの両側のシリコン基板１をその表面から所定の深さまでエッチングして溝（基板リセス部、基板後退部）ｇ１を形成する。この第１エッチングは、異方性のドライエッチングによって行い、溝形状を、略ボックス形状とする。例えば、溝の深さは、３０ｎｍ〜５０ｎｍ程度とする。この第１エッチングにより、溝ｇ１のゲート電極ＧＥ２側には、第１側面が露出し、素子分離領域２側には、第２側面が露出する。ここでは、第２側面として、素子分離領域２の側壁が露出している。
【００５８】
＜３＞第２エッチング工程説明
次いで、第２エッチングを行う。具体的には、図１１に示すように、溝ｇ１の底面から露出するシリコン基板１をさらに３０ｎｍ〜５０ｎｍ程度、後退させる。
【００５９】
この第２エッチングは、異方性のウエットエッチングによって行う。この異方性のウエットエッチング液としては、例えば、ＴＭＡＨ（Tetramethyl ammonium hydroxide;水酸化テトラメチルアンモニウム；Ｎ（ＣＨ３）４ＯＨ）系のエッチング液を用いることができる。例えば、ＴＭＡＨを２．３８重量％で含有する超純水希釈液を用いて、２３℃で、異方性のウエットエッチングを行う。
【００６０】
このような、異方性のウエットエッチングを第２エッチングとして用いれば、溝ｇ１の第１側面からは、斜め方向にエッチングが進み、図１１に示すように、ゲート電極ＧＥ２側に位置する側壁部において、第１の斜面と、第１の斜面と交差する第２の斜面と、を有するΣ（シグマ）形状の溝ｇ２を形成することができる。
【００６１】
この２つの斜面の面方位についてさらに詳細に説明する。この２つの斜面のうち一方の第１斜面は、シリコン基板１の表面から下方であってゲート電極ＧＥ２側の方向に斜めに延在する斜面であり、また、他方の第２斜面は、上記第１斜面の端部からさらに下方であって、ゲート電極ＧＥ２側の方向とは逆側の方向（素子分離領域２側の方向）に斜めに延在する斜面である。言い換えれば、図１１に示すように、２つの斜面のうち、一方は、（１１０）面に対し、上側になす角（α１）で交差し、他方は、（１１０）面に対し、下側になす角（α２）で交差する。なす角α１およびα２は、それぞれ９０°未満の角度であり、ほぼ等しいことが望ましい。また、この２つの斜面は、サイドウォールＳＷ１の下方に位置する。
【００６２】
以上詳細に説明したように、Σ（シグマ）形状の溝ｇ２を構成する第１斜面および第２斜面が、サイドウォールＳＷ１の下側まで入り込むため、ｐチャネル型のＭＩＳＦＥＴＱｐ１のチャネル領域に加わる圧縮歪みを大きくすることができる。
【００６３】
一方、溝ｇ２の底面は、溝ｇ１の底面から後退するものの、その底面は、略水平である。
【００６４】
このように、本実施の形態によれば、Σ形状の溝ｇ２を形成することができる。よって、追って詳細に説明する溝ｇ２の内部におけるシリコンゲルマニウムのエピタキシャル成長により、ｐチャネル型のＭＩＳＦＥＴのチャネル領域に圧縮歪みを印加することができ、その動作特性を向上させることができる。
【００６５】
＜４＞ＳｉＧｅ歪み技術の効果説明
即ち、シリコンゲルマニウム領域１０によって、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域（ゲート電極ＧＥ２の直下の基板領域）に圧縮応力を作用させ(印加し)、それによって、正孔の移動度（チャネル領域における正孔の移動度）を増加させることができる（この技術をＳｉＧｅ歪み技術と称する）。これにより、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネルを流れるオン電流を増加させることができ、高速動作化を図ることができる。
【００６６】
シリコンゲルマニウム領域１０がチャネル領域に圧縮応力を作用させるのは、シリコンゲルマニウム（シリコンゲルマニウム領域１０）の格子定数がシリコン（シリコン基板１）の格子定数よりも大きいことに主に起因している。
【００６７】
また、上述のようなＳｉＧｅ歪み技術を用いる場合には、歪みに対する移動度（正孔の移動度）の感度が高い＜１１０＞チャネルを用いることが好ましい。すなわち、チャネル領域が圧縮応力によって歪んだときの正孔の移動度の変化量は、＜１１０＞方向が他の方向に比べて高い。よって、ＳｉＧｅ歪み技術によって移動度の向上およびそれに起因したオン電流の向上を図るには、＜１１０＞チャネルを用いることが好ましい。
【００６８】
ここで、＜１１０＞チャネルとは、チャネル領域のゲート長方向がシリコン基板１の＜１１０＞方向であることに対応する（図９参照）。このように、ｐチャネル型ＭＩＳＦＥＴのチャネル領域を＜１１０＞チャネルとすることで、正孔の移動度の向上効果を高めることができ、オン電流の向上効果を高めることができる。
【００６９】
一方、ｎチャネル型ＭＩＳＦＥＴＱｎ１に対しては、上述のようなＳｉＧｅ歪み技術を適用しないことが好ましい。これは、ｎチャネル型ＭＩＳＦＥＴＱｎ１においては、チャネル領域に圧縮応力が作用すると、キャリアである電子の移動度が却って低下してしまうためである。このため、ｎＭＩＳ領域１Ａは窒化シリコン膜８で覆い（図６参照）、溝ｇ２を形成せず、後述するように、シリコンで構成されたソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）を形成する（図１５参照）。
【００７０】
このように、ｐチャネル型ＭＩＳＦＥＴＱｐ１に対して上述のようなＳｉＧｅ歪み技術を適用し、かつｎチャネル型ＭＩＳＦＥＴＱｎ１に対して上述のようなＳｉＧｅ歪み技術を適用しないことで、ｎチャネル型ＭＩＳＦＥＴＱｎ１のチャネル領域における電子の移動度を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のチャネル領域における正孔の移動度を向上させることができる。したがって、ｎチャネル型ＭＩＳＦＥＴのオン電流を低下させることなく、ｐチャネル型ＭＩＳＦＥＴＱｐ１のオン電流を向上させることができるようになる。
【００７１】
＜ＳｉＧｅの成長工程の説明＞
次に、図１２に示すように、ｐＭＩＳ領域１Ｂの溝ｇ２内に、シリコンゲルマニウム（ＳｉＧｅ）をエピタキシャル成長（結晶成長）させる。Ｓｉ（シリコン基板１）と、ＳｉＧｅは、格子定数が近似しており、気相エピタキシー法において原料ガスを調整するだけで、連続した結晶として成膜することが可能である。このシリコンゲルマニウムは、溝ｇ２内を埋め込むまで成長させる。このようにして、シリコンゲルマニウム領域（ＳｉＧｅ領域、シリコンゲルマニウム層、エピタキシャルシリコンゲルマニウム層）１０を形成する。さらに、連続してシリコンゲルマニウム領域１０上にシリコン（Ｓｉ）をエピタキシャル成長させ、シリコン領域（シリコン層、エピタキシャルシリコン層）１１を形成する。このシリコンゲルマニウム領域１０は、例えば４０〜１００ｎｍ程度の厚みに形成することができ、シリコン領域１１は、例えば５〜２０ｎｍ程度の厚みに形成することができる。
【００７２】
シリコンゲルマニウム領域１０は、例えば、シラン系ガスとゲルマン系ガスを原料ガスとしたエピタキシャル成長により形成することができる。シラン系ガスとしては、例えばモノシランガス（ＳｉＨ４）やジクロロシラン（ＳｉＨ２Ｃｌ２）などを用いることができる。また、ゲルマン系ガスとしては、モノゲルマンガス（ＧｅＨ４）などを用いることができる。ここでは、上記原料ガス中に、例えば、水素化ホウ素（Ｂ２Ｈ６）などのｐ型のドーピングガス（ｐ型の不純物添加用のガス）を含ませた状態で成膜することにより、ｐ型のシリコンゲルマニウム領域１０を形成する。なお、ノンドープのシリコンゲルマニウム領域１０を成膜した後、ｐ型の不純物イオンをイオン注入法により注入してもよい。このイオン注入工程については、後述する。
【００７３】
なお、このシリコンゲルマニウムおよびシリコンのエピタキシャル成長工程においては、溝ｇ２以外の領域は、窒化シリコン膜６、サイドウォールＳＷ１あるいは窒化シリコン膜８で覆われているため、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は形成されない。したがって、シリコンゲルマニウム領域１０（およびその上のシリコン領域１１）は、ｐＭＩＳ領域１Ｂに形成されるが、ｎＭＩＳ領域１Ａには形成されない。
【００７４】
次に、熱酸化法などによりシリコン領域１１の表層部を酸化させることで、シリコン領域１１の表面上に酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、後述の窒化シリコン膜８の除去の際に、シリコン領域１１やシリコンゲルマニウム領域１０がエッチングされないようにするためのエッチング保護膜としての役割を有する。
【００７５】
次いで、熱燐酸（熱リン酸）などを用いて、ｎＭＩＳ領域１Ａの窒化シリコン膜８と、ｐＭＩＳ領域１ＢのサイドウォールＳＷ１の窒化シリコン膜８とを、エッチングして除去する。この際、ゲート電極ＧＥ１、ＧＥ２上の窒化シリコン膜６も除去され得る。
【００７６】
次いで、酸化シリコン膜７を、エッチングによって除去する。ここでは、異方性エッチングを行い、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させる。このエッチングの際、ゲート電極ＧＥ１、ＧＥ２上の酸化シリコン膜５も除去される。また、シリコン領域１１表面の上述した酸化シリコン膜も除去される。なお、ウエットエッチングを用いて酸化シリコン膜７を全て除去してもよいが、ゲート電極ＧＥ１、ＧＥ２の側壁に酸化シリコン膜７を残存させることで、後述のイオン注入の際に、ゲート電極ＧＥ１、ＧＥ２を保護することができる。なお、酸化シリコン膜７の除去工程を省略し、酸化シリコン膜７をスルーして後述のイオン注入を行ってもよい。
【００７７】
次いで、図１３に示すように、ｎＭＩＳ領域１Ａのゲート電極ＧＥ１の両側のシリコン基板１中にｎ−型半導体領域（ｎ−型エクステンション領域）ＥＸ１を形成する。また、ｐＭＩＳ領域１Ｂのゲート電極ＧＥ２の両側のシリコン基板１中にｐ−型半導体領域（ｐ−型エクステンション領域）ＥＸ２を形成する。
【００７８】
ｎ−型半導体領域ＥＸ１は、例えば、ゲート電極ＧＥ１をマスクとしてｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。この工程により、ｎ−型半導体領域ＥＸ１が、ゲート電極ＧＥ１に整合して形成される。また、ｐ−型半導体領域ＥＸ２は、例えば、ゲート電極ＧＥ２をマスクとしてｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。この工程により、ｐ−型半導体領域ＥＸ２が、ゲート電極ＧＥ２に整合して形成される。
【００７９】
次いで、図１４に示すように、シリコン基板１の主面上に、絶縁膜として、例えば窒化シリコン膜１３をＣＶＤ法で１０〜４０ｎｍ程度の膜厚で堆積する。この工程により、ゲート電極ＧＥ１、ＧＥ２が、窒化シリコン膜１３で覆われる。
【００８０】
次いで、窒化シリコン膜１３を異方性エッチング（エッチバック）することにより、ゲート電極ＧＥ１、ＧＥ２の側壁に、窒化シリコン膜１３からなるサイドウォール（側壁絶縁膜、サイドウォールスペーサ）ＳＷ２を形成する（図１５）。この異方性エッチング（エッチバック）によって、ゲート電極ＧＥ１、ＧＥ２の側壁にサイドウォールＳＷ２として残った部分以外の窒化シリコン膜１３は除去される。また、前述の窒化シリコン膜６が、ゲート電極ＧＥ１、ＧＥ２の上部に残存していた場合も、その窒化シリコン膜６は、上記サイドウォールＳＷ２を形成するための異方性エッチング工程により除去される。
【００８１】
次いで、図１６に示すように、ゲート電極ＧＥ１およびサイドウォールＳＷ２の両側のシリコン基板１中にｎ＋型半導体領域ＳＤ１を形成する。ｎ＋型半導体領域ＳＤ１は、ｎＭＩＳ領域１Ａにｎ型不純物（例えばリンまたはヒ素）をイオン注入することにより形成する。
【００８２】
この際、ゲート電極ＧＥ１およびその側壁のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｎ＋型半導体領域ＳＤ１は、ゲート電極ＧＥ１およびサイドウォールＳＷ２に整合して形成される。
【００８３】
なお、前述したように、シリコンゲルマニウム領域１０として、ノンドープのシリコンゲルマニウム領域１０を成膜した場合には、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中にｐ＋型半導体領域を形成する。このｐ＋型半導体領域は、ｐＭＩＳ領域１Ｂにｐ型不純物（例えばホウ素）をイオン注入することにより形成する。
【００８４】
この際、ゲート電極ＧＥ２およびその側壁上のサイドウォールＳＷ２は、イオン注入阻止マスクとして機能するため、ｐ＋型半導体領域は、ゲート電極ＧＥ２およびサイドウォールＳＷ２に整合して形成される。なお、前述のように、シリコンゲルマニウム領域１０として、ｐ型の不純物を導入しながらシリコンゲルマニウム領域１０を形成した場合、この領域（１０）が、ｐ＋型半導体領域ＳＤ２となる。また、シリコンゲルマニウム領域１０およびその上部のシリコン領域１１中に、ｐ型不純物（例えばホウ素）をイオン注入した場合には、シリコンゲルマニウム領域１０に、ｐ＋型半導体領域ＳＤ２とその下層のノンドープの領域との境界が生じる。
【００８５】
上記イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９００〜１１００℃程度のスパイクアニールを行う。これにより、ｎ−型半導体領域ＥＸ１、ｐ−型半導体領域ＥＸ２、ｎ＋型半導体領域ＳＤ１およびシリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）中の不純物を活性化することができる。
【００８６】
以上の工程により、ＬＤＤ（Lightly doped Drain）構造のソース・ドレイン領域が形成される。即ち、ｎ＋型半導体領域ＳＤ１およびｎ−型半導体領域ＥＸ１は、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）であり、ｎ＋型半導体領域ＳＤ１は、ｎ−型半導体領域ＥＸ１よりも不純物濃度が高くかつ接合深さが深く形成されいる。また、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）およびｐ−型半導体領域ＥＸ２は、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）であり、シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２）は、ｐ−型半導体領域ＥＸ２よりも不純物濃度が高くかつ接合深さが深く形成されている。
【００８７】
以上の工程により、ｎＭＩＳ領域１Ａに、ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成される。また、ｐＭＩＳ領域１Ｂに、ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される。
【００８８】
次いで、ＲＣＡ洗浄などを用いてシリコン基板１の表面の清浄化を行う。このＲＣＡ洗浄とは、フッ酸洗浄、アンモニアと過酸化水素の混合液洗浄および塩酸と過酸化水素の混合液洗浄を順に行った後、超純水で洗浄を行う一連の洗浄工程という。さらに、ＲＣＡ洗浄の後、フッ酸などを用いて、シリコン基板１の表面の自然酸化膜の除去を行う。この自然酸化膜の除去工程によってゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面が露出する。
【００８９】
次いで、サリサイド（Salicide：Self Aligned Silicide）技術により、ゲート電極ＧＥ１、ＧＥ２およびソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１およびシリコン領域１１）の表面に、金属シリサイド層（２３ａ、２３）を形成する。以下この金属シリサイド層（２３ａ、２３）の形成工程について説明する。
【００９０】
まず、図１６に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１上を含むシリコン基板１の主面上に、金属膜として例えば、ニッケル合金膜２１をスパッタリング法を用いて堆積する。次いで、シリコン基板１に第１の熱処理（アニール処理）を施す。この第１の熱処理により、ゲート電極ＧＥ１、ＧＥ２を構成するシリコン膜（４）とニッケル合金膜２１とを反応させる。また、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１を構成する単結晶シリコンとニッケル合金膜２１とを反応させる。これにより、図１７に示すように、金属と半導体との反応層である金属シリサイド層２３ａを形成する。この金属シリサイド層２３ａは、メタルリッチなシリサイド層となっている。
【００９１】
次いで、例えば硫酸過水などを用いたウエットエッチングにより、未反応のニッケル合金膜２１を除去する。エッチング処理時間は、例えば３０〜６０分程度である。その結果、図１７に示すように、ゲート電極ＧＥ１、ＧＥ２、ｎ＋型半導体領域ＳＤ１およびシリコン領域１１の表面上のみに金属シリサイド層２３ａが残存する。
【００９２】
次いで、シリコン基板１に第２の熱処理（アニール処理）を施す。この第２の熱処理を行うことにより、シリサイド化反応がさらに進み、図１８に示すように、金属シリサイド層２３ａは、金属元素とＳｉとの組成比が１：１の化学量論比に近い、安定な金属シリサイド層２３となる。
【００９３】
なお、ｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（すなわちｐ＋型半導体領域ＳＤ２）上に形成された金属シリサイド層２３においては、下層のシリコンゲルマニウム領域１０もシリサイド化反応に寄与し、金属シリサイド層２３中にＧｅを含有する場合がある。また、シリコン領域１１の表層部のみが、シリサイド化反応に寄与し、シリコンゲルマニウム領域１０と金属シリサイド層２３との間に薄いシリコン領域１１が残る場合もある。この金属シリサイド層２３により後述するプラグＰＧとの接続抵抗の低減を図ることができる。なお、上記においては、２回の熱処理でシリサイド化を行ったが、例えば、第１の熱処理を４５０℃程度の温度行い、第２の熱処理を省略してもよい。
【００９４】
次いで、図１９に示すように、シリコン基板１の主面全面上に、層間絶縁膜３２として、例えば酸化シリコンをＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜３２の表面をＣＭＰ（Chemical Mechanical Polishing、化学機械研磨）法などを用いて平坦化する。
【００９５】
次いで、図２０に示すように、ｎチャネル型ＭＩＳＦＥＴＱｎ１のソース・ドレイン領域（ｎ＋型半導体領域ＳＤ１）上およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（シリコンゲルマニウム領域１０（ｐ＋型半導体領域ＳＤ２））上の層間絶縁膜３２を選択的に除去することによりコンタクトホール（貫通孔、孔）ＣＮＴを形成する。
【００９６】
次いで、コンタクトホールＣＮＴ内に、導電性膜を形成することにより、プラグ（接続用導体部）ＰＧを形成する。プラグＰＧを形成するには、例えば、コンタクトホールＣＮＴの内部（底部および側壁上）を含む層間絶縁膜３２上に、バリア導体膜（図示せず）を堆積した後、このバリア導体膜上に主導体膜をコンタクトホールＣＮＴを埋める程度の膜厚で堆積する。この後、層間絶縁膜３２上の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去する。
【００９７】
次に、図２１に示すように、プラグＰＧ上を含む層間絶縁膜３２上に、ストッパ絶縁膜３３および層間絶縁膜３４を順次形成する。ストッパ絶縁膜３３は、層間絶縁膜３４に対してエッチング選択性を有し、例えば、ストッパ絶縁膜３３として窒化シリコン膜を、層間絶縁膜３４として酸化シリコン膜を用いることができる。
【００９８】
次に、シングルダマシン法により第１層目の配線Ｍ１を形成する。層間絶縁膜３４をパターニングした後、ストッパ絶縁膜３３をエッチングすることにより、配線溝を形成する。次いで、配線溝内部を含む層間絶縁膜３４上にバリア導体膜（図示せず）およびシード層（図示せず）を形成する。次いで、電解めっき法などを用いてシード層上に金属めっき膜を形成した後、配線溝以外の領域の金属めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去することにより、第１層目の配線Ｍ１を形成する。
【００９９】
配線Ｍ１は、プラグＰＧを介して、ｎチャネル型ＭＩＳＦＥＴＱｎ１およびｐチャネル型ＭＩＳＦＥＴＱｐ１のソース・ドレイン領域（ＳＤ１、ＳＤ２）やゲート電極ＧＥ１、ＧＥ２などと電気的に接続されている。その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここではその説明は省略する。また、配線Ｍ１や２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもできる。配線用の導電体膜としては、例えばタングステンまたはアルミニウム（Ａｌ）などを用いることができる。
【０１００】
その後、最上層配線上に保護膜等を形成した後、シリコン基板１をダイシングなどで切断（分割）することにより、複数の半導体装置（半導体チップ）が形成される。
【０１０１】
図２２は、本実施の形態の半導体装置を用いた半導体チップの構成例を示す平面図である。図２２に示す半導体チップＳＭ１は、メモリ領域４１と、メモリ以外の回路（周辺回路）が形成された周辺回路領域４２とを有している。周辺回路領域４２は、ロジック回路が形成されたロジック回路領域４２ａを含んでいる。このように、上記工程により形成された半導体装置(ＭＩＳＦＥＴ)を、上記メモリやロジック回路を構成するＭＩＳＦＥＴとして用いてもよい。
【０１０２】
以上詳細に説明したように、本実施の形態によれば、半導体装置の特性を向上させることができる。
【０１０３】
以上本実施の形態について詳細に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【０１０４】
本発明は、半導体装置およびその製造技術に適用して有効である。
【符号の説明】
【０１０５】
１ シリコン基板
１Ａ ｎＭＩＳ領域
１Ｂ ｐＭＩＳ領域
２ 素子分離領域
３ ゲート絶縁膜
４ シリコン膜
５ 酸化シリコン膜
６ 窒化シリコン膜
７ 酸化シリコン膜
８ 窒化シリコン膜
１０ シリコンゲルマニウム領域
１１ シリコン領域
１３ 窒化シリコン膜
２１ ニッケル合金膜
２３、２３ａ 金属シリサイド層
３２ 層間絶縁膜
３３ ストッパ絶縁膜
３４ 層間絶縁膜
４１ メモリ領域
４２ 周辺回路領域
４２ａ ロジック回路領域
ａ 領域
α１、α２ 角度
ＣＮＴ コンタクトホール
ＣＰ キャップ絶縁膜
ｅ１、ｅ２ 領域
ＥＸ１ ｎ−型半導体領域
ＥＸ２ ｐ−型半導体領域
ｇ１ 溝
ｇ２ 溝
ＧＥ１、ＧＥ２ ゲート電極
Ｍ１ 配線
ＰＤ パッド電極
ＰＧ プラグ
ＰＲ１ フォトレジスト膜
Ｑｎ１ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１ ｐチャネル型ＭＩＳＦＥＴ
ＳＤ１ ｎ＋型半導体領域
ＳＤ２ ｐ＋型半導体領域
ＳＭ１ 半導体チップ
ＳＷ１、ＳＷ２ サイドウォール
【特許請求の範囲】
【請求項１】
（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、
（ｂ）前記基板の第１領域に形成されたｐチャネル型電界効果トランジスタであって、
（ｂ１）前記第１領域上にゲート絶縁膜を介して配置されたゲート電極と、
（ｂ２）前記ゲート電極の両側の前記基板中に設けられた溝の内部に配置され、前記第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、
を有するｐチャネル型電界効果トランジスタと、を有し、
前記溝は、前記ゲート電極側に位置する側壁部において、第１の斜面と、前記第１の斜面と交差する第２の斜面と、を有することを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン領域の前記第２半導体は、前記溝の内部にエピタキシャル成長したものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２半導体よりなるソース・ドレイン領域上には、前記第１半導体と金属との化合物層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１半導体はシリコンであり、前記化合物層は金属シリサイドであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記溝は、前記基板をドライエッチングした後、前記基板を異方的にウエットエッチングすることにより形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ゲート電極の両側には側壁膜が配置され、
前記第１の斜面および第２の斜面は、前記側壁膜の下方に位置することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ゲート電極の両側の基板中であって、前記側壁膜の下方には、前記ソース・ドレイン領域よりも低濃度のｐ型の半導体領域が配置されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記基板の第２領域に形成されたｎチャネル型電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域は、前記第１半導体よりなることを特徴とする請求項９記載の半導体装置。
【請求項１１】
（ａ）面方位が（１１０）であり、第１半導体よりなる基板を準備する工程と、
（ｂ）前記基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の両側に側壁膜を形成する工程と、
（ｄ）前記側壁膜をマスクとして前記第１ゲート電極の両側の前記基板をドライエッチングすることにより、前記第１ゲート電極の両側の前記基板中に第１溝を形成する工程と、
（ｅ）前記第１溝に対し異方的なウエットエッチングを施すことにより、前記ゲート電極側に位置する側壁部において、第１の斜面と前記第１の斜面と交差する第２の斜面とを有する第２溝を形成する工程と、
（ｆ）前記第１半導体より格子定数が大きい第２半導体を前記第１の斜面および前記第２の斜面からエピタキシャル成長させることにより、前記第２溝内に前記第２半導体よりなる半導体領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１溝は、ボックス形状であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２溝は、前記第１の斜面と前記第２の斜面とを有するシグマ形状であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１半導体は、シリコン（Ｓｉ）であり、前記異方的なウエットエッチングは、水酸化テトラメチルアンモニウムを含有する液を用いて行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記（ｆ）工程のエピタキシャル成長は、ドーピングガスを含ませた状態で行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記基板は、第２領域を有し、
前記第２領域に、ｎチャネル型電界効果トランジスタを形成する工程を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記ｎチャネル型電界効果トランジスタを形成する工程は、
前記基板の前記第２領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側に、前記第１半導体よりなるソース・ドレイン領域を形成する工程と、
を有することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、
前記（ｆ）工程の前記エピタキシャル成長は、シラン系ガスとゲルマン系ガスを原料ガスとして行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１】
（ａ）面方位が（１１０）であり、第１半導体よりなる基板と、
（ｂ）前記基板の第１領域に形成されたｐチャネル型電界効果トランジスタであって、
（ｂ１）前記第１領域上にゲート絶縁膜を介して配置されたゲート電極と、
（ｂ２）前記ゲート電極の両側の前記基板中に設けられた溝の内部に配置され、前記第１半導体より格子定数が大きい第２半導体よりなるソース・ドレイン領域と、
を有するｐチャネル型電界効果トランジスタと、を有し、
前記溝は、前記ゲート電極側に位置する側壁部において、第１の斜面と、前記第１の斜面と交差する第２の斜面と、を有することを特徴とする半導体装置。
【請求項２】
前記ソース・ドレイン領域の前記第２半導体は、前記溝の内部にエピタキシャル成長したものであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２半導体よりなるソース・ドレイン領域上には、前記第１半導体と金属との化合物層が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１半導体はシリコンであり、前記化合物層は金属シリサイドであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記溝は、前記基板をドライエッチングした後、前記基板を異方的にウエットエッチングすることにより形成されたものであることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記ゲート電極の両側には側壁膜が配置され、
前記第１の斜面および第２の斜面は、前記側壁膜の下方に位置することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ゲート電極の両側の基板中であって、前記側壁膜の下方には、前記ソース・ドレイン領域よりも低濃度のｐ型の半導体領域が配置されていることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記基板の第２領域に形成されたｎチャネル型電界効果トランジスタを有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記ｎチャネル型電界効果トランジスタのソース・ドレイン領域は、前記第１半導体よりなることを特徴とする請求項９記載の半導体装置。
【請求項１１】
（ａ）面方位が（１１０）であり、第１半導体よりなる基板を準備する工程と、
（ｂ）前記基板の第１領域上に第１ゲート絶縁膜を介して第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の両側に側壁膜を形成する工程と、
（ｄ）前記側壁膜をマスクとして前記第１ゲート電極の両側の前記基板をドライエッチングすることにより、前記第１ゲート電極の両側の前記基板中に第１溝を形成する工程と、
（ｅ）前記第１溝に対し異方的なウエットエッチングを施すことにより、前記ゲート電極側に位置する側壁部において、第１の斜面と前記第１の斜面と交差する第２の斜面とを有する第２溝を形成する工程と、
（ｆ）前記第１半導体より格子定数が大きい第２半導体を前記第１の斜面および前記第２の斜面からエピタキシャル成長させることにより、前記第２溝内に前記第２半導体よりなる半導体領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１溝は、ボックス形状であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第２溝は、前記第１の斜面と前記第２の斜面とを有するシグマ形状であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
前記第１半導体は、シリコン（Ｓｉ）であり、前記異方的なウエットエッチングは、水酸化テトラメチルアンモニウムを含有する液を用いて行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
前記（ｆ）工程のエピタキシャル成長は、ドーピングガスを含ませた状態で行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
前記基板は、第２領域を有し、
前記第２領域に、ｎチャネル型電界効果トランジスタを形成する工程を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１７】
前記ｎチャネル型電界効果トランジスタを形成する工程は、
前記基板の前記第２領域上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程と、
前記第２ゲート電極の両側に、前記第１半導体よりなるソース・ドレイン領域を形成する工程と、
を有することを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
前記第１半導体は、シリコン（Ｓｉ）であり、前記第２半導体は、シリコンゲルマニウム（ＳｉＧｅ）であり、
前記（ｆ）工程の前記エピタキシャル成長は、シラン系ガスとゲルマン系ガスを原料ガスとして行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【公開番号】特開２０１２−８９７７９（Ｐ２０１２−８９７７９Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１０−２３７１８０（Ｐ２０１０−２３７１８０）
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２２年１０月２２日（２０１０．１０．２２）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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