【課題】消費電力の低減と干渉の抑制を実現できる半導体装置を提供する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。 （もっと読む）

【課題】チップ面積の縮小を図る。
【解決手段】磁気ランダムアクセスメモリは、メモリセル部の素子領域１０ａ上に形成された第１の拡散層１７ａと、第１の拡散層に接続された第１のコンタクトＣＢ１と、第１のコンタクト上に形成された第１の下部電極層２１ａと、第１の下部電極層上に形成された第１の抵抗変化層２２ａ及び第１の上部電極層２３ａと、周辺回路部において互いに異なる素子領域に形成された第２乃至第４の拡散層１７ｄ、１７ｅと、第２乃至第４の拡散層に接続された第２乃至第４のコンタクトＣＳ１、ＣＳ２と、第１の下部電極層、第１の抵抗変化層、第１の上部電極層と同じ高さに形成された第２の下部電極層２１ｂ、第２の抵抗変化層２２ｂ、第２の上部電極層２３ｂとを具備する。第２の下部電極層は、第２及び第３のコンタクトを接続する第１のローカル配線Ｌ１として機能する。 （もっと読む）

【課題】チップサイズの増大を抑えつつ、多数の配線間の時定数を一致させる。
【解決手段】半導体装置は、第１のサイズを持つ第１の外部端子と、第１のサイズよりも小さな第２のサイズを持つ複数の第２の外部端子と、第１の外部端子及び複数の第２の外部端子が、前記第１のサイズを基準として配列される外部端子領域と、外部端子領域に隣接して形成され、複数の第２の外部端子にそれぞれ対応付けられる複数の回路と、複数の第２の外部端子とそれら対応付けられた複数の回路との間をそれぞれ接続する複数の配線とを備える第１のチップを含む。複数の第２の外部端子及びそれらに接続された複数の配線は複数のインタフェースを構成し、複数のインタフェースの夫々は、互いに実質的に等しい時定数を持つように、時定数を調整する調整部を少なくとも一つ含む。調整部の少なくとも一部は、外部端子領域内の第１のサイズと第２のサイズとの差により生じるマージン領域に配置される。 （もっと読む）

【課題】生産性の高い不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施形態は、基板の主面に対して垂直な第１軸に沿って積層された複数の電極膜と、複数の電極膜を第１軸に沿って貫通する複数の半導体層と、複数の電極膜と半導体層との間に設けられたメモリ膜と、を含む不揮発性半導体記憶装置の製造方法であって、複数の電極膜となる複数の第１膜と複数の第２膜とを交互に積層して、第１積層体を形成する工程と、第１軸に沿い複数の第１膜を支持する支持部を形成する工程と、第１積層体を第１軸に沿って貫通する第１の孔を形成し、第１の孔を介して第２膜を除去し、複数の第１膜どうしの間に間隙が形成された第２積層体を形成する工程と、第２積層体の複数の第１膜を第１軸に沿って貫通する貫通孔を形成する工程と、複数の貫通孔の中に、メモリ膜及び半導体層を埋め込む工程と、を備える。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】埋込ワード線の高さにばらつきのない半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、複数の素子分離領域を形成すると共に、素子分離領域間に素子形成領域を形成する工程と、素子形成領域に交差する第１の方向に延在するゲート電極溝を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を形成する工程と、ゲート電極溝の内壁にゲート絶縁膜を介して第1導電膜を形成する工程と、ゲート電極溝内を埋め込むように第２導電膜を形成する工程と、第２導電膜上に平坦化膜を形成する工程と、第２導電膜が露出するように平坦化膜をエッチングして除去する第1のエッチング工程と、第２導電膜がゲート電極溝の下部に残留するように第２導電膜をエッチングする第２のエッチング工程と、第1導電膜が前記ゲート電極溝の下部に残留するように第1導電膜をエッチングする第３のエッチング工程と、を有することを特徴とする。 （もっと読む）

【課題】複数のサポート膜間における開口の位置ずれ発生を抑制できる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板上に、第１の犠牲膜、第１のサポート膜、第２の犠牲膜及び第２のサポート膜を順次形成し、これらの膜を貫通するホールを形成し、ホールの内表面を覆い、かつ第２のサポート膜及び第１のサポート膜に接続される王冠型電極を形成し、王冠型電極と第２のサポート膜との接続を少なくとも一部分維持する第１のパターンで、第２のサポート膜に第１の開口を形成し、第１の開口を通じて第２の犠牲膜の一部又は全部を除去し、第１の開口を利用して第１のサポート膜に第２の開口を形成し、第２の開口を通じて第１の犠牲膜を全て除去する、ことを特徴とする。 （もっと読む）

【課題】高集積化に適した不揮発性半導体記憶装置を提供する。
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３を有する。第１乃至第３のフィン型積層構造Ｆｉｎ１〜Ｆｉｎ３は、第１の方向に積み重ねられる第１及び第２の半導体層Ｓｍ１，Ｓｍ２を備える。第１及び第２のアシストゲート電極ＡＧ１，ＡＧ２は、第３の方向に並んで配置され、第３のフィン型積層構造Ｆｉｎ３の第１の方向にある表面上で互いに分断される。第１のアシストゲートトランジスタＡＧＴ１は、第１及び第３のフィン型積層構造Ｆｉｎ１，Ｆｉｎ３内に形成され、第２のアシストゲートトランジスタＡＧＴ２は、第２及び第３のフィン型積層構造Ｆｉｎ２，Ｆｉｎ３内に形成される。 （もっと読む）

【課題】実際の強誘電体メモリセルについて疲労特性を直接に測定する試験方法を含む半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。 （もっと読む）

【課題】データの劣化を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルは、半導体層、電荷蓄積層、及び導電層を備える。半導体層は、半導体基板に対して垂直方向に延び、メモリセルのボディとして機能する。電荷蓄積層は、半導体層の側面に設けられ、電荷を蓄積する。導電層は、半導体層と電荷蓄積層を挟むよう設けられ、メモリセルのゲートとして機能する。制御回路は、第１プログラム動作の後、第２プログラム動作を実行する。第１プログラム動作は、メモリセルのボディに第１電圧を印加し且つメモリセルのゲートに第１電圧よりも大きい第２電圧を印加することによりメモリセルの閾値電圧を正方向に移動させる動作である。第２プログラム動作は、メモリセルのボディをフローティングにし且つメモリセルのゲートに正の第３電圧を印加する動作である。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】単位面積あたりのメモリモジュールの記憶容量を増加させる。また、消費電力の小さなメモリモジュールを提供する。
【解決手段】半導体装置は、ビット線と、二以上のワード線と、トランジスタおよびキャパシタからなるサブメモリセルを二以上有するメモリセルと、を有する。トランジスタのソースまたはドレインの一方がビット線と接続し、トランジスタのソースまたはドレインの他方がキャパシタと接続し、トランジスタのゲートがワード線の一と接続し、キャパシタの容量が各サブメモリセルで異なる。 （もっと読む）

【課題】、半導体記憶装置自身に、適切に自半導体記憶装置に関する装置情報を記憶することができる、半導体記憶装置を提供する。
【解決手段】特定ワード線（１０２４番目のワード線）上のステータスレジスタ４２が設けられていない領域である、８番目〜２５５番目のビット線と交差する領域に設けられている強誘電体メモリにより生産履歴記憶容量４４を構成し、生産履歴記憶容量４４に、半導体記憶装置１０（半導体チップ２０）の生産履歴に関する情報を記憶させている。また、生産履歴記憶容量４４への記憶・参照は、主記憶容量４０への記憶・参照に使用される通常のコマンドと異なる特殊なコマンドが用いられる。 （もっと読む）

【課題】記憶装置の消費電力を低減すること、記憶装置の面積を低減すること、記憶装置を構成するトランジスタの数を低減する。
【解決手段】第１の出力信号及び第２の出力信号の電位を比較する比較器と、第１の酸化物半導体トランジスタ及び第１のシリコントランジスタを有する第１のメモリ部と、第２の酸化物半導体トランジスタ及び第２のシリコントランジスタを有する第２のメモリ部と、当該第１の出力信号及び当該第２の出力信号の電位を確定する出力電位確定器とを有し、当該第１の酸化物半導体トランジスタのソース又はドレインの一方は、当該第１のシリコントランジスタのゲートに電気的に接続されており、当該第２の酸化物半導体トランジスタのソース又はドレインの一方は、当該第２のシリコントランジスタのゲートに電気的に接続されている記憶装置に関する。 （もっと読む）

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。 （もっと読む）

【課題】非晶質炭素膜を用いて形成する電極のアスペクト比を増大させる。
【解決手段】半導体装置の製造方法は、半導体基板上に第１非晶質炭素膜を形成し、周辺回路領域の第１非晶質炭素膜を除去してメモリセル領域の第１非晶質炭素膜を第２非晶質炭素膜とし、第２非晶質炭素膜を覆う第１シリコン酸化膜を基板全面に形成し、第２非晶質炭素膜上の第１シリコン酸化膜を除去して周辺回路領域の第１シリコン酸化膜を第２シリコン酸化膜とし、第２非晶質炭素膜と第２シリコン酸化膜を覆う第１絶縁膜を形成し、第１絶縁膜に第１開口を形成し、第１開口を埋め込む第２絶縁膜を形成し、第２絶縁膜に第２開口を形成し、第２開口と第１開口が重なる位置に露出する第２非晶質炭素膜にホールを形成し、ホール内に下部電極を形成し、第２絶縁膜を除去して第１開口内に第２非晶質炭素膜を露出させ、露出した第２非晶質炭素膜を全て除去する。 （もっと読む）

【課題】消費電力を抑えることができる信号処理回路を提供する。
【解決手段】記憶素子に電源電圧が供給されない間は、揮発性のメモリに相当する第１の記憶回路に記憶されていたデータを、第２の記憶回路に設けられた第１の容量素子によって保持する。酸化物半導体層にチャネルが形成されるトランジスタを用いることによって、第１の容量素子に保持された信号は長期間にわたり保たれる。こうして、記憶素子は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。また、第１の容量素子によって保持された信号を、第２のトランジスタの状態（オン状態、またはオフ状態）に変換して、第２の記憶回路から読み出すため、元の信号を正確に読み出すことが可能である。 （もっと読む）

【課題】大量データを高速に一括で保存することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】ビット線ＢＬ０〜ＢＬ３とワード線ＷＬ０〜ＷＬ３との間に接続され、低抵抗状態から高抵抗状態へ遷移するリセット動作と、リセット動作と異なる極性の電圧を印加することにより高抵抗状態から低抵抗状態へ遷移するセット動作が行われ、リセット動作時に流れるリセット電流がセット動作時に流れるセット電流よりも１桁以上低い可変抵抗素子ＶＲを含むメモリセルＭＣを複数備えたメモリセルアレイを有する。さらに、メモリセルＭＣに対してリセット動作及びセット動作を行い、リセット動作を低抵抗状態である第１の複数のメモリセルのうち、選択の第１の配線に接続され、かつ選択の第２の配線に接続される第２の複数のメモリセルに対して一括して行う制御回路を有する。 （もっと読む）

【課題】ＤＨＦ処理後に実施されるＨＰＭ処理またはＡＰＭ処理を、良好に行うことができる半導体装置の製造方法を提供する。
【解決手段】
半導体装置の製造方法は、槽内で、シリコン基板を含むウエハを希フッ酸処理する工程と、槽内に水を導入して、槽内から希フッ酸を排出する工程と、槽内から希フッ酸が排出された後、温水の導入時点が、Ｈ_２Ｏ_２の導入時点と同時かＨ_２Ｏ_２の導入時点よりも遅くなるように、槽内に、Ｈ_２Ｏ_２と、上記水よりも温度の高い温水とを導入する工程とを有する。 （もっと読む）